参数资料
| 型号： | P89LPC972FDH,129 |
| 厂商： | NXP Semiconductors |
| 文件页数： | 14/66页 |
| 文件大小： | 0K |
| 描述： | MCU 80C51 8KB FLASH 20TSSOP |
| 标准包装： | 75 |
| 系列： | LPC900 |
| 核心处理器： | 8051 |
| 芯体尺寸： | 8-位 |
| 速度： | 18MHz |
| 连通性： | I²C，SPI，UART/USART |
| 外围设备： | 欠压检测/复位，POR，PWM，WDT |
| 输入/输出数： | 18 |
| 程序存储器容量： | 8KB（8K x 8） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 256 x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 2.4 V ~ 5.5 V |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 20-TSSOP（0.173"，4.40mm 宽） |
| 包装： | 管件 |
| 其它名称： | 568-8748-5 P89LPC972FDH,129-ND |
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P89LPC97X
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Product data sheet
Rev. 3 — 8 June 2010
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NXP Semiconductors
P89LPC970/971/972
8-bit microcontroller with accelerated two-clock 80C51 core
7.10 CCLK wake-up delay
The P89LPC970/971/972 has an internal wake-up timer that delays the clock until it
stabilizes depending on the clock source used. If the clock source is any of the three
crystal selections (low, medium and high frequencies) the delay is 1024 OSCCLK cycles
plus 60
μsto100 μs. If the clock source is the internal RC oscillator, the delay is 200 μs to
300
μs. If the clock source is watchdog oscillator or external clock, the delay is
32 OSCCLK cycles.
7.11 CCLK modification: DIVM register
The OSCCLK frequency can be divided down up to 510 times by configuring a dividing
register, DIVM, to generate CCLK. This feature makes it possible to temporarily run the
CPU at a lower rate, reducing power consumption. By dividing the clock, the CPU can
retain the ability to respond to events that would not exit Idle mode by executing its normal
program at a lower rate. This can also allow bypassing the oscillator start-up time in cases
where Power-down mode would otherwise be used. The value of DIVM may be changed
by the program at any time without interrupting code execution.
7.12 Low power select
The P89LPC970/971/972 is designed to run at 18 MHz (CCLK) maximum. However, if
CCLK is 8 MHz or slower, the CLKLP SFR bit (AUXR1.7) can be set to logic 1 to lower the
power consumption further. On any reset, CLKLP is logic 0 allowing highest performance
access. This bit can then be set in software if CCLK is running at 8 MHz or slower.
(1)
±10 % at 400 kHz.
Fig 5.
Block diagram of oscillator control
÷2
002aae554
RTC
CPU
WDT
DIVM
CCLK
UART
OSCCLK
TIMER 2/
TIMER 3/
TIMER 4
PCLK
TIMER 0/
TIMER 1
HIGH FREQUENCY
MEDIUM FREQUENCY
LOW FREQUENCY
XTAL1
XTAL2
RC OSCILLATOR
WITH CLOCK DOUBLER
WATCHDOG
OSCILLATOR
(7.3728 MHz/14.7456 MHz
± 1 %)
PCLK
RCCLK
SPI(1)
I2C-BUS
(400 kHz/25 kHz
± 10 %)
相关PDF资料 |
PDF描述 |
|---|---|
| P89LPC971FDH,129 | MCU 80C51 4KB FLASH 20TSSOP |
| C8051F547-IM | IC 8051 MCU 8K FLASH 24-QFN |
| R5F72167ADFA#V0 | IC MCU 32BIT 1MB FLASH 176LQFP |
| UX40A-MB-5P | CONN PLUG MINI USB2.0 5POS |
| LPC1311FHN33,551 | IC MCU 32BIT 8KB FLASH 33HVQFN |
相关代理商/技术参数 |
参数描述 |
|---|---|
| P89LPC972FN | 制造商:PHILIPS 制造商全称:NXP Semiconductors 功能描述:8-bit microcontroller with accelerated two-clock 80C51 core 2 kB/4 kB/8 kB wide-voltage byte-erasable flash |
| P89LPC972FN,129 | 功能描述:8位微控制器 -MCU MCU 80C51 8KB FLASH 20DIP RoHS:否 制造商:Silicon Labs 核心:8051 处理器系列:C8051F39x 数据总线宽度:8 bit 最大时钟频率:50 MHz 程序存储器大小:16 KB 数据 RAM 大小:1 KB 片上 ADC:Yes 工作电源电压:1.8 V to 3.6 V 工作温度范围:- 40 C to + 105 C 封装 / 箱体:QFN-20 安装风格:SMD/SMT |
| P89LPC980 | 制造商:PHILIPS 制造商全称:NXP Semiconductors 功能描述:8-bit microcontroller with accelerated two-clock 80C51 core, 4 kB/8 kB wide-voltage byte-erasable flash with 10-bit ADC |
| P89LPC980FDH | 制造商:PHILIPS 制造商全称:NXP Semiconductors 功能描述:8-bit microcontroller with accelerated two-clock 80C51 core, 4 kB/8 kB wide-voltage byte-erasable flash with 10-bit ADC |
| P89LPC980FDH,529 | 功能描述:8位微控制器 -MCU 8b MICROCNTR ACCLRTD TWO CLK 80C51 CORE RoHS:否 制造商:Silicon Labs 核心:8051 处理器系列:C8051F39x 数据总线宽度:8 bit 最大时钟频率:50 MHz 程序存储器大小:16 KB 数据 RAM 大小:1 KB 片上 ADC:Yes 工作电源电压:1.8 V to 3.6 V 工作温度范围:- 40 C to + 105 C 封装 / 箱体:QFN-20 安装风格:SMD/SMT |
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