参数资料
| 型号： | PCA85132U/2DB/Q1,0 |
| 厂商： | NXP Semiconductors |
| 文件页数： | 38/62页 |
| 文件大小： | 0K |
| 描述： | IC LCD DRIVER 32 UNCASED |
| 标准包装： | 600 |
| 显示器类型： | LCD |
| 配置： | 多重 |
| 接口： | I²C |
| 数字或字符： | 任何数字类型 |
| 电流 - 电源： | 60µA |
| 电源电压： | 1.8 V ~ 5.5 V |
| 工作温度： | -40°C ~ 95°C |
| 封装/外壳： | 模具 |
| 供应商设备封装： | 模具 |
| 包装： | 散装 |
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NXP Semiconductors
PCA85132
LCD driver for low multiplex rates
13. Dynamic characteristics
Table 22. Dynamic characteristics
V DD = 1.8 V to 5.5 V; V SS = 0 V; V LCD = 1.8 V to 8.0 V; T amb = ? 40 ? C to +95 ? C; unless otherwise specified.
Symbol
Parameter
Conditions
Min
Typ
Max
Unit
f clk(int)
internal clock frequency
on pin CLK;
[1][2][3]
1600 1800 2060 Hz
display enabled;
V DD = 5 V ? 0.5 V
f clk(ext)
external clock frequency
700
-
5000 Hz
t clk(H)
t clk(L)
HIGH-level clock time
LOW-level clock time
external clock source used
external clock source used
100
100
-
-
-
-
? s
? s
? f fr
frame frequency variation
V DD = 5 V ? 0.5 V
t PD(SYNC_N) SYNC propagation delay
f fr = 75 Hz;
T amb = 30 ? C
f fr = 70.3 Hz;
T amb = 95 ? C
f fr = 80 Hz;
T amb = ? 40 ? C
? 3.9
? 5.2
? 6.3
-
-
-
-
30
+3.9
+5.2
+7.3
-
%
%
%
ns
t SYNC_NL
SYNC LOW time
100
-
-
? s
t PD(drv)
driver propagation delay
V LCD = 5 V
-
10
-
? s
Timing characteristics:
I 2 C-bus [5]
f SCL
t BUF
SCL clock frequency
bus free time between a STOP and START
-
1.3
-
-
400
-
kHz
? s
condition
t HD;STA
t SU;STA
t VD;ACK
t LOW
t HIGH
hold time (repeated) START condition
set-up time for a repeated START condition
data valid acknowledge time
LOW period of the SCL clock
HIGH period of the SCL clock
0.6
0.6
-
1.3
0.6
-
-
-
-
-
-
-
0.9
-
-
? s
? s
? s
? s
? s
t f
t r
C b
t SU;DAT
t HD;DAT
t SU;STO
t SP
fall time
rise time
capacitive load for each bus line
data set-up time
data hold time
set-up time for STOP condition
pulse width of spikes that must be
of both SDA and SCL signals
of both SDA and SCL signals
-
-
-
200
0
0.6
-
-
-
-
-
-
-
-
0.3
0.3
400
-
-
-
50
? s
? s
pF
ns
ns
? s
ns
suppressed by the input filter
[1]
[2]
[3]
[4]
[5]
Typical output duty factor: 50 % measured at the CLK output pin.
For the characteristics of V DD at a fixed temperature or of the temperature at a fixed V DD , see Figure 26 and Figure 27 .
For f clk(ext) > 4 kHz, it is recommended to use an external pull-up resistor between pin SYNC and pin V DD . The value of the resistor
should be between 100 k ? and 1 M ? .
All timing values are valid within the operating supply voltage and ambient temperature range and are referenced to V IL and V IH with an
input voltage swing of V SS to V DD .
PCA85132
Product data sheet
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Rev. 3 — 11 July 2013
? NXP B.V. 2013. All rights reserved.
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