参数资料
型号: PEB20532
厂商: INFINEON TECHNOLOGIES AG
英文描述: 2 Channel Serial Optimized Communication Controller
中文描述: 2通道串行通信控制器的优化
文件页数: 171/282页
文件大小: 3623K
代理商: PEB20532
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PEB 20532
PEF 20532
Register Description (CCR3H)
Data Sheet
5-171
2000-09-14
PAR(1:0)
Parity Format
This bit field selects the parity generation/checking mode:
PAR =
00
SPACE (
0
), a constant
0
is inserted as parity bit.
PAR =
01
Odd parity.
PAR =
10
Even parity.
PAR =
11
MARK (
1
), a constant
1
is inserted as parity bit.
The received parity bit is stored in the SCC receive FIFO depending on
the selected character format:
as leading bit immediately preceding the data bits if character length
is 5, 6 or 7 bits and bit
DPS
is cleared (
0
).
as LSB of the status byte belonging to the character if character length
is 8 bits and the corresponding receive FIFO data format is selected
(bit
RFDF
=
1
).
A parity error is indicated in the MSB of the status byte belonging to each
character if enabled. In addition, a parity error interrupt can be
generated.
(async/bisync modes)
DRCRC
Disable Receive CRC Checking
DRCRC=
0
The receiver expects a 16 or 32 bit CRC within a HDLC
frame. CRC processing depends on the setting of bit
RCRC
.
Frames shorter than expected are marked
invalid
or are
discarded (refer to
RSTA
description).
DRCRC=
1
The receiver does not expect any CRC within a HDLC
frame. The criteria for
valid frame
indication is updated
accordingly (refer to
RSTA
description).
Bit
RCRC
is ignored.
(hdlc mode)
RCRC
Receive CRC Checking Mode
RCRC=
0
The received checksum is evaluated, but NOT forwarded
to the receive FIFO.
RCRC=
1
The received checksum (2 or 4 bytes) is evaluated and
forwarded to the receive FIFO as data.
(hdlc mode)
PARE
Parity Enable
PARE=
0
PARE=
1
(async/bisync modes)
Parity generation/checking is disabled.
Parity generation/checking is enabled.
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