- 您现在的位置：买卖IC网 > PDF目录378049 > PEB20534 (INFINEON TECHNOLOGIES AG) DMA Supported Serial Communication Controller with 4 Channels PDF资料下载
参数资料
| 型号： | PEB20534 |
| 厂商： | INFINEON TECHNOLOGIES AG |
| 英文描述： | DMA Supported Serial Communication Controller with 4 Channels |
| 中文描述： | DMA的支持串行通信控制器，4通道 |
| 文件页数： | 76/439页 |
| 文件大小： | 4985K |
| 代理商： | PEB20534 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页当前第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页第211页第212页第213页第214页第215页第216页第217页第218页第219页第220页第221页第222页第223页第224页第225页第226页第227页第228页第229页第230页第231页第232页第233页第234页第235页第236页第237页第238页第239页第240页第241页第242页第243页第244页第245页第246页第247页第248页第249页第250页第251页第252页第253页第254页第255页第256页第257页第258页第259页第260页第261页第262页第263页第264页第265页第266页第267页第268页第269页第270页第271页第272页第273页第274页第275页第276页第277页第278页第279页第280页第281页第282页第283页第284页第285页第286页第287页第288页第289页第290页第291页第292页第293页第294页第295页第296页第297页第298页第299页第300页第301页第302页第303页第304页第305页第306页第307页第308页第309页第310页第311页第312页第313页第314页第315页第316页第317页第318页第319页第320页第321页第322页第323页第324页第325页第326页第327页第328页第329页第330页第331页第332页第333页第334页第335页第336页第337页第338页第339页第340页第341页第342页第343页第344页第345页第346页第347页第348页第349页第350页第351页第352页第353页第354页第355页第356页第357页第358页第359页第360页第361页第362页第363页第364页第365页第366页第367页第368页第369页第370页第371页第372页第373页第374页第375页第376页第377页第378页第379页第380页第381页第382页第383页第384页第385页第386页第387页第388页第389页第390页第391页第392页第393页第394页第395页第396页第397页第398页第399页第400页第401页第402页第403页第404页第405页第406页第407页第408页第409页第410页第411页第412页第413页第414页第415页第416页第417页第418页第419页第420页第421页第422页第423页第424页第425页第426页第427页第428页第429页第430页第431页第432页第433页第434页第435页第436页第437页第438页第439页
PEB 20534
PEF 20534
DMA Controller and Central FIFOs
Data Sheet
76
2000-05-30
5.1.2.3
This mode is selected by setting bit CMODE=
’
0
’
in register GMODE (see
“
GMODE:
Global Mode Register
”
on Page 241
).
The DMA controller operates on linked lists with pointer information stored in the DSCC4
internal configuration section.
The software starts DMAC operation by writing the action request bit
’
AR
’
in the Global
Command Register (GCMDR). On this command, the DMAC checks all channel specific
Configuration registers CHiCFG for initialization command bits (
’
IDR
’
,
’
IDT
’
).
Each DMA channel which is triggered for initialization by one of the above mentioned
commands fetches the Base Transmit/Receive Descriptor Address (BTDA/BRDA) from
its CHiBTDA/CHiBRDA register. The DMA channel continues reading the Tx/Rx
descriptors from the shared memory which in turn point to the associated data buffer and
the next descriptor address.
The external memory associated to a DMA channel is organized as a chained list of
buffers (typically 256 bytes) set up by an external host. Each chained list is composed of
descriptors and data sections. The descriptor contains the pointer to the next descriptor,
the start address of the data buffer and the size of a data section. In transmit direction
the data pointer is a byte address. The descriptor also includes control information like
frame end (frame end for HDLC modes, block end indication for ASYNC and extended
transparent mode), transmission hold and host initiated interrupt.
Transmit:
In transmit direction the DMA controller reads a transmit descriptor, calculates the
data address and fills the DSCC4 central transmit FIFO. When the data transfer of the
specified section is completed, the DMA controller marks the buffer as
“
completed
”
and branches off to the next transmit descriptor. If a frame end (FE) is indicated in the
buffer descriptor (HDLC and block oriented protocol modes), a frame end indication is
forwarded to the serial channel after the data has been transferred, and the frame will
be closed correctly by the SCC. A maskable interrupt status may be generated at the
completion of transmission to be stored in the interrupt queue by the interrupt
controller. Transmission of another frame can begin immediately.
However, if the current transmit buffer descriptor has its
“
HOLD
”
bit set, the DMA
channel does not branch off to the next descriptor. If no frame end was encountered
in the current descriptor, an active
“
HOLD
”
bit causes a transmit FIFO underrun to
occur, and a frame to be aborted by the serial channel.
Furthermore an error interrupt is generated anytime a transmit channel detects the
HOLD condition without a frame end indication asserted.
Once, the DSCC4 has sensed the HOLD=
’
1
’
condition in transmit direction, the data
transfer can be restarted by a single poll command (GCMDR:TXPOLLi=1; i=0...3) or
by setting the
’
AR
’
bit in the GCMDR register after the configuration register has been
updated for the corresponding channel (new channel initialization). The transmit poll
command causes the channel to read the HOLD bit (first DWORD of the descriptor)
DMAC Operation Using Hold-Bit Control Mechanism
相关PDF资料 |
PDF描述 |
|---|---|
| PEB20534H-10 | DMA Supported Serial Communication Controller with 4 Channels DSCC4 |
| PEB20534H-52 | DMA Supported Serial Communication Controller with 4 Channels DSCC4 |
| PEB20534 | DMA Supported Serial Communication Controller with 4 Channels DSCC4 |
| PEF20542 | 2 Channel Serial Optimized Communication Controller with DMA |
| PEB20542 | 2 Channel Serial Optimized Communication Controller with DMA |
相关代理商/技术参数 |
参数描述 |
|---|---|
| PEB20534 H52 V2.1 | 制造商:Infineon Technologies AG 功能描述: |
| PEB20534H10 | 制造商:Infineon Technologies AG 功能描述: 制造商:Siemens 功能描述: |
| PEB20534H-10 | 制造商:INFINEON 制造商全称:Infineon Technologies AG 功能描述:DMA Supported Serial Communication Controller with 4 Channels DSCC4 |
| PEB20534H-10V2.0 | 制造商:Infineon Technologies AG 功能描述: 制造商:Infineon Technologies AG 功能描述:Communications Controller Circuit, 208 Pin, QFP |
| PEB20534H-10V2.1 | 制造商:Siemens 功能描述:Communications Controller Circuit, 208 Pin, QFP |
发布紧急采购，3分钟左右您将得到回复。