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参数资料
| 型号： | PIC16LF1936-E/MV |
| 厂商： | Microchip Technology |
| 文件页数： | 170/196页 |
| 文件大小： | 0K |
| 描述： | IC MCU 8BIT 14KB FLASH 28UQFN |
| 标准包装： | 91 |
| 系列： | PIC® XLP™ 16F |
| 核心处理器： | PIC |
| 芯体尺寸： | 8-位 |
| 速度： | 32MHz |
| 连通性： | I²C，LIN，SPI，UART/USART |
| 外围设备： | 欠压检测/复位，LCD，POR，PWM，WDT |
| 输入/输出数： | 25 |
| 程序存储器容量： | 14KB（8K x 14） |
| 程序存储器类型： | 闪存 |
| EEPROM 大小： | 256 x 8 |
| RAM 容量： | 512 x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 1.8 V ~ 3.6 V |
| 数据转换器： | A/D 11x10b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 125°C |
| 封装/外壳： | 28-UFQFN 裸露焊盘 |
| 包装： | 管件 |
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8024A–AVR–04/08
ATmega8HVA/16HVA
16.2
External Clock Source
An external clock source applied to the Tn pin can be used as Timer/Counter clock (clk
Tn). The
Tn pin is sampled once every system clock cycle by the pin synchronization logic. The synchro-
nized (sampled) signal is then passed through the edge detector. Figure 16-2 shows a functional
equivalent block diagram of the Tn synchronization and edge detector logic. The registers are
clocked at the positive edge of the internal system clock (clk
I/O). The latch is transparent in the
high period of the internal system clock.
The edge detector generates one clk
Tn pulse for each positive (CSn2:0 = 7) or negative (CSn2:0
= 6) edge it detects. See Table 16-1 on page 76 for details.
Figure 16-2. Tn Pin Sampling
The synchronization and edge detector logic introduces a delay of 2.5 to 3.5 system clock cycles
from an edge has been applied to the Tn pin to the counter is updated.
Enabling and disabling of the clock input must be done when Tn has been stable for at least one
system clock cycle, otherwise it is a risk that a false Timer/Counter clock pulse is generated.
Each half period of the external clock applied must be longer than one system clock cycle to
ensure correct sampling. The external clock must be guaranteed to have less than half the sys-
tem clock frequency (f
ExtClk < fclk_I/O/2) given a 50/50% duty cycle. Since the edge detector uses
sampling, the maximum frequency of an external clock it can detect is half the sampling fre-
quency (Nyquist sampling theorem). However, due to variation of the system clock frequency
and duty cycle caused by Oscillator source (crystal, resonator, and capacitors) tolerances, it is
recommended that maximum frequency of an external clock source is less than f
clk_I/O/2.5.
An external clock source can not be prescaled.
Tn_sync
(To Clock
Select Logic)
Edge Detector
Synchronization
DQ
LE
DQ
Tn
clk
I/O
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PDF描述 |
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参数描述 |
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