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参数资料
| 型号： | PIC18F6620-E/PT |
| 厂商： | Microchip Technology |
| 文件页数： | 142/165页 |
| 文件大小： | 0K |
| 描述： | IC PIC MCU FLASH 32KX16 64TQFP |
| 产品培训模块： | Asynchronous Stimulus |
| 标准包装： | 160 |
| 系列： | PIC® 18F |
| 核心处理器： | PIC |
| 芯体尺寸： | 8-位 |
| 速度： | 25MHz |
| 连通性： | I²C，SPI，UART/USART |
| 外围设备： | 欠压检测/复位，LVD，POR，PWM，WDT |
| 输入/输出数： | 52 |
| 程序存储器容量： | 64KB（32K x 16） |
| 程序存储器类型： | 闪存 |
| EEPROM 大小： | 1K x 8 |
| RAM 容量： | 3.75K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 4.2 V ~ 5.5 V |
| 数据转换器： | A/D 12x10b |
| 振荡器型： | 外部 |
| 工作温度： | -40°C ~ 125°C |
| 封装/外壳： | 64-TQFP |
| 包装： | 托盘 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页当前第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页
PIC18F6520/8520/6620/8620/6720/8720
DS39609B-page 76
2004 Microchip Technology Inc.
6.2.4
16-BIT MODE TIMING
The presentation of control signals on the external
memory bus is different for the various operating
modes. Typical signal timing diagrams are shown in
Figure 6-4 through Figure 6-6.
FIGURE 6-4:
EXTERNAL MEMORY BUS TIMING FOR TBLRD (MICROPROCESSOR MODE)
FIGURE 6-5:
EXTERNAL MEMORY BUS TIMING FOR TBLRD (EXTENDED
MICROCONTROLLER MODE)
Q2
Q1
Q3
Q4
Q2
Q1
Q3
Q4
ALE
OE
3AABh
WRH
WRL
AD<15:0>
BA0
CF33h
9256h
0E55h
‘1’
Table Read
of 92h
from 199E67h
1 TCY Wait
Q2
Q1
Q3
Q4
Q2
Q1
Q3
Q4
Q2
Q1
Q3
Q4
Apparent Q
Actual Q
A<19:16>
0Ch
00h
CE
‘0’
Memory
Cycle
Instruction
Execution
TBLRD
Cycle 1
TBLRD
Cycle 2
Opcode Fetch
MOVLW
55h
from 007556h
Q2
Q1
Q3
Q4
Q2
Q1
Q3
Q4
Q2
Q1
Q3
Q4
A<19:16>
ALE
OE
AD<15:0>
CE
Opcode Fetch
TBLRD *
TBLRD
Cycle 1
ADDLW
55h
from 000100h
Q2
Q1
Q3
Q4
0Ch
CF33h
TBLRD
92h
from 199E67h
9256h
from 000104h
Memory
Cycle
Instruction
Execution
INST(PC-2)
TBLRD
Cycle 2
MOVLW
55h
from 000102h
MOVLW
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参数描述 |
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