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参数资料
| 型号： | PK30N512VLL100 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 51/66页 |
| 文件大小： | 0K |
| 描述： | IC ARM CORTEX MCU 512K 100-LQFP |
| 产品培训模块： | Kinetis® Cortex-M4 Microcontroller Family |
| 标准包装： | 1 |
| 系列： | Kinetis |
| 核心处理器： | ARM? Cortex?-M4 |
| 芯体尺寸： | 32-位 |
| 速度： | 100MHz |
| 连通性： | CAN，I²C，IrDA，SDHC，SPI，UART/USART |
| 外围设备： | DMA，I²S，LCD，LVD，POR，PWM，WDT |
| 输入/输出数： | 66 |
| 程序存储器容量： | 512KB（512K x 8） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 128K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 1.71 V ~ 3.6 V |
| 数据转换器： | A/D 30x16b，D/A 1x12b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 105°C |
| 封装/外壳： | 100-LQFP |
| 包装： | 托盘 |
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S15
S13
S15
S17
S18
S15
S16
S14
S16
S11
S12
I2S_BCLK (input)
I2S_FS (output)
I2S_FS (input)
I2S_TXD
I2S_RXD
Figure 24. I2S timing — slave modes
Table 44. I2S master mode timing (full voltage range)
Num
Description
Min.
Max.
Unit
Operating voltage
1.71
3.6
V
S1
I2S_MCLK cycle time
2 x tSYS
ns
S2
I2S_MCLK pulse width high/low
45%
55%
MCLK period
S3
I2S_BCLK cycle time
5 x tSYS
—
ns
S4
I2S_BCLK pulse width high/low
45%
55%
BCLK period
S5
I2S_BCLK to I2S_FS output valid
—
15
ns
S6
I2S_BCLK to I2S_FS output invalid
-4.3
—
ns
S7
I2S_BCLK to I2S_TXD valid
—
15
ns
S8
I2S_BCLK to I2S_TXD invalid
-4.6
—
ns
S9
I2S_RXD/I2S_FS input setup before I2S_BCLK
23.9
—
ns
S10
I2S_RXD/I2S_FS input hold after I2S_BCLK
0
—
ns
Table 45. I2S slave mode timing (full voltage range)
Num
Description
Min.
Max.
Unit
Operating voltage
1.71
3.6
V
S11
I2S_BCLK cycle time (input)
8 x tSYS
—
ns
S12
I2S_BCLK pulse width high/low (input)
45%
55%
MCLK period
S13
I2S_FS input setup before I2S_BCLK
10
—
ns
S14
I2S_FS input hold after I2S_BCLK
3.5
—
ns
S15
I2S_BCLK to I2S_TXD/I2S_FS output valid
—
28.6
ns
S16
I2S_BCLK to I2S_TXD/I2S_FS output invalid
0
—
ns
S17
I2S_RXD setup before I2S_BCLK
10
—
ns
S18
I2S_RXD hold after I2S_BCLK
2
—
ns
Peripheral operating requirements and behaviors
K30 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.
Freescale Semiconductor, Inc.
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PDF描述 |
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参数描述 |
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