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参数资料
| 型号： | PM7347-BI |
| 厂商： | PMC-SIERRA INC |
| 元件分类： | 数字传输电路 |
| 英文描述： | SATURN USER NETWORK INTERFACE for J2/E3/T3 |
| 中文描述： | ATM NETWORK INTERFACE, PBGA256 |
| 封装： | 27 X 27 MM, 1.45 MM HEIGHT, SBGA-256 |
| 文件页数： | 175/341页 |
| 文件大小： | 1861K |
| 代理商： | PM7347-BI |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页当前第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页第211页第212页第213页第214页第215页第216页第217页第218页第219页第220页第221页第222页第223页第224页第225页第226页第227页第228页第229页第230页第231页第232页第233页第234页第235页第236页第237页第238页第239页第240页第241页第242页第243页第244页第245页第246页第247页第248页第249页第250页第251页第252页第253页第254页第255页第256页第257页第258页第259页第260页第261页第262页第263页第264页第265页第266页第267页第268页第269页第270页第271页第272页第273页第274页第275页第276页第277页第278页第279页第280页第281页第282页第283页第284页第285页第286页第287页第288页第289页第290页第291页第292页第293页第294页第295页第296页第297页第298页第299页第300页第301页第302页第303页第304页第305页第306页第307页第308页第309页第310页第311页第312页第313页第314页第315页第316页第317页第318页第319页第320页第321页第322页第323页第324页第325页第326页第327页第328页第329页第330页第331页第332页第333页第334页第335页第336页第337页第338页第339页第340页第341页
S/UNI-JET Data Sheet
Released
Proprietary and Confidential to PMC-Sierra, Inc., and for its Customers’ Internal Use
Document ID: PMC-1990267, Issue 3
175
Register 350H: RDLC Configuration
Bit
Type
Function
Default
Bit 7
Unused
X
Bit 6
Unused
X
Bit 5
Unused
X
Bit 4
R/W
Reserved
0
Bit 3
R/W
MEN
0
Bit 2
R/W
MM
0
Bit 1
R/W
TR
0
Bit 0
R/W
EN
0
EN
The EN bit controls the overall operation of the RDLC. When EN is set to logic one, RDLC
is enabled; when set to logic zero, RDLC is disabled. When RDLC is disabled, the RDLC
FIFO buffer and interrupts are all cleared. When RDLC is enabled, it will immediately begin
looking for flags.
TR
Setting the terminate reception (TR) bit to logic one forces the RDLC to immediately
terminate the reception of the current data frame, empty the RDLC FIFO buffer, clear the
interrupts, and begin searching for a new flag sequence. The RDLC handles a terminate
reception event in the same manner as it would the toggling of the EN bit from logic one to
logic zero and back to logic one. Thus, the RDLC state machine will begin searching for
flags. An interrupt will be generated when the first flag is detected. The TR bit will reset itself
to logic zero after the register write operation is completed and a rising and falling edge
occurs on the internal datalink clock input. If the RDLC Configuration Register is read after
this time, the TR bit value returned will be logic zero.
MEN
Setting the Match Enable (MEN) bit to logic one enables the detection and storage in the
RDLC FIFO of only those packets whose first data byte matches either of the bytes written to
the Primary or Secondary Match Address Registers, or the universal all-ones address. When
the MEN bit is logic zero, all packets received are written into the RDLC FIFO.
MM
Setting the Match Mask (MM) bit to logic one ignores the PA[1:0] bits of the Primary
Address Match Register, the SA[1:0] bits of the Secondary Address Match Register, and the
two least significant bits of the universal all-ones address when performing the address
comparison.
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