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参数资料
| 型号： | PM7347-BI |
| 厂商： | PMC-SIERRA INC |
| 元件分类： | 数字传输电路 |
| 英文描述： | SATURN USER NETWORK INTERFACE for J2/E3/T3 |
| 中文描述： | ATM NETWORK INTERFACE, PBGA256 |
| 封装： | 27 X 27 MM, 1.45 MM HEIGHT, SBGA-256 |
| 文件页数： | 37/341页 |
| 文件大小： | 1861K |
| 代理商： | PM7347-BI |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页当前第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页第211页第212页第213页第214页第215页第216页第217页第218页第219页第220页第221页第222页第223页第224页第225页第226页第227页第228页第229页第230页第231页第232页第233页第234页第235页第236页第237页第238页第239页第240页第241页第242页第243页第244页第245页第246页第247页第248页第249页第250页第251页第252页第253页第254页第255页第256页第257页第258页第259页第260页第261页第262页第263页第264页第265页第266页第267页第268页第269页第270页第271页第272页第273页第274页第275页第276页第277页第278页第279页第280页第281页第282页第283页第284页第285页第286页第287页第288页第289页第290页第291页第292页第293页第294页第295页第296页第297页第298页第299页第300页第301页第302页第303页第304页第305页第306页第307页第308页第309页第310页第311页第312页第313页第314页第315页第316页第317页第318页第319页第320页第321页第322页第323页第324页第325页第326页第327页第328页第329页第330页第331页第332页第333页第334页第335页第336页第337页第338页第339页第340页第341页
S/UNI-JET Data Sheet
Released
Proprietary and Confidential to PMC-Sierra, Inc., and for its Customers’ Internal Use
Document ID: PMC-1990267, Issue 3
37
Pin Name
Type
Pin
No.
Function
TOH
Input
H3
When configured for DS3 operation, Transmit DS3/E3/J2
Overhead Data (TOH) contains the overhead bits (C, F,
X, P, and M) that may be inserted in the transmit DS3
stream.
When configured for G.832 E3 operation, TOH contains
the overhead bytes (FA1, FA2, EM mask, TR, MA, NR,
and GC) that may be inserted in the transmit G.832 E3
stream.
When configured for G.751 E3 operation, TOH contains
the overhead bits (RAI, National Use, Stuff Indication,
and Stuff Opportunity) that may be inserted in the
transmit G.751 E3 stream.
When configured for J2 operation, TOH contains the
overhead bits (TS97, TS98, Framing, X1-3, A, M, E1-5)
that may be inserted in the transmit J2 stream.
If TOHINS is a logic one, the TOH input has precedence
over the internal datalink transmitter, or any other internal
register bit setting. TOH is sampled on the rising edge of
TOHCLK.
TOHFP
Output
J3
The Transmit DS3/E3/J2 Overhead Frame Position
(TOHFP) is used to align the individual overhead bits in
the transmit overhead data stream, TOH, to the DS3 M-
frame or the E3 frame.
For DS3, TOHFP is high during the X1 overhead bit
position in the TOH stream. For G.832 E3, TOHFP is
high during the first bit of the FA1 byte. For G.751 E3,
TOHFP is high during the RAI overhead bit position in
the TOH stream. For J2, TOHFP is high during the first
bit of timeslot 97 in the first frame of a 4-frame
multiframe).
TOHFP is updated on the falling edge of TOHCLK.
TOHCLK
Output
H2
The Transmit DS3/E3/J2 Overhead Clock (TOHCLK) is
active when a DS3, E3, or J2 stream is being processed.
TOHCLK is nominally a 526 kHz clock for DS3, a 1.072
MHz clock for G.832 E3, a 1.074 MHz clock for G.751
E3, and a gapped 6.312 MHz clock with an average
frequency of 168 kHz for J2.
TOHFP is updated on the falling edge of TOHCLK. TOH,
and TOHINS are sampled on the rising edge of
TOHCLK.
REF8KI
Input
T3
The PLCP frame rate is locked to an external 8 kHz
reference applied on Reference 8 kHz Input (REF8KI).
An internal phase-frequency detector compares the
transmit PLCP frame rate with the externally applied 8
kHz reference and adjusts the PLCP frame rate.
The REF8KI input must transition high once every 125
μ
s
for correct operation. The REF8KI input is treated as an
asynchronous signal and must be “glitch-free”. If the
LOOPT register bit is logic one, the PLCP frame rate is
locked to the RPOHFP signal instead of the REF8KI
input.
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