- 您现在的位置：买卖IC网 > PDF目录378056 > PM7380-PI (PMC-SIERRA INC) FRAME ENGINE AND DATA LINK MANAGER 32P672 PDF资料下载
参数资料
| 型号： | PM7380-PI |
| 厂商： | PMC-SIERRA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | FRAME ENGINE AND DATA LINK MANAGER 32P672 |
| 中文描述： | 32 CHANNEL(S), 8.192M bps, SERIAL COMM CONTROLLER, PBGA329 |
| 封装： | 31 X 31 MM, 2.33 MM HEIGHT, PLASTIC, BGA-329 |
| 文件页数： | 231/332页 |
| 文件大小： | 2520K |
| 代理商： | PM7380-PI |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页第211页第212页第213页第214页第215页第216页第217页第218页第219页第220页第221页第222页第223页第224页第225页第226页第227页第228页第229页第230页当前第231页第232页第233页第234页第235页第236页第237页第238页第239页第240页第241页第242页第243页第244页第245页第246页第247页第248页第249页第250页第251页第252页第253页第254页第255页第256页第257页第258页第259页第260页第261页第262页第263页第264页第265页第266页第267页第268页第269页第270页第271页第272页第273页第274页第275页第276页第277页第278页第279页第280页第281页第282页第283页第284页第285页第286页第287页第288页第289页第290页第291页第292页第293页第294页第295页第296页第297页第298页第299页第300页第301页第302页第303页第304页第305页第306页第307页第308页第309页第310页第311页第312页第313页第314页第315页第316页第317页第318页第319页第320页第321页第322页第323页第324页第325页第326页第327页第328页第329页第330页第331页第332页
RELEASED
DATA SHEET
PM7380 FREEDM-32P672
ISSUE 5
PMC-1990262
FRAME ENGINE AND DATA LINK MANAGER 32P672
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA,INC., AND FOR ITS CUSTOMERS’ INTERNAL USE
220
FLAG[2:0]
Minimum Number of Flag/Idle Bytes
101
32 flags / 30 idle bytes
110
64 flags / 62 idle bytes
111
128 flags / 126 idle bytes
LEVEL[3:0]:
The indirect channel FIFO trigger level (LEVEL[3:0]), in concert with the
TRANS bit, configure the various channel FIFO free space levels which
trigger the HDLC processor to start transmission of a HDLC packet as well as
trigger the partial packet buffer to make DMA request for data as shown in the
following table. The channel FIFO trigger level to be written to the channel
provision RAM, in an indirect write operation, must be set up in this register
before triggering the write. LEVEL[3:0] reflects the value written until the
completion of a subsequent indirect channel read operation.
The HDLC processor starts transmitting a packet when the channel FIFO free
space is less than or equal to the level specified in the appropriate Start
Transmission Level column of the following table or when an end of a packet
is stored in the channel FIFO. When the channel FIFO free space is greater
than or equal to the level specified in the Starving Trigger Level column of the
following table and the HDLC processor is transmitting a packet and an end
of a packet is not stored in the channel FIFO, the partial packet buffer makes
expedite requests to the TMAC672 to retrieve XFER[3:0] + 1 blocks of data.
To prevent lockup, the channel transfer size (XFER[3:0]) can be configured to
be less than or equal to the start transmission level set by LEVEL[3:0] and
TRANS. Alternatively, the channel transfer size can be set such that the total
number of blocks in the logical channel FIFO, minus the start transmission
level, is an integer multiple of the channel transfer size. The starving trigger
level must always be set to a number of blocks greater than or equal to the
channel transfer size.
IDLE:
The interframe time fill bit (IDLE) configures the HDLC processor to use flag
bytes or HDLC idle as the interframe time fill between HDLC packets. The
value of IDLE to be written to the channel provision RAM, in an indirect
channel write operation, must be set up in this register before triggering the
write. When IDLE is set low, the HDLC processor uses flag bytes as the
interframe time fill. When IDLE is set high, the HDLC processor uses HDLC
idle (all one's bit with no bit-stuffing pattern is transmitted) as the interframe
time fill. IDLE reflects the value written until the completion of a subsequent
indirect channel read operation.
相关PDF资料 |
PDF描述 |
|---|---|
| PM7381 | Frame Engine and Data Link Manager |
| PM7381-PI | 32 LINK, 672 CHANNEL FRAME ENGINE AND DATA LINK MANAGER WITH ANY-PHY PACKET INTERFACE |
| PM7382-PI | FRAME ENGINE AND DATA LINK MANAGER 32P256 |
| PM7382 | Frame Engine and Data Link Manager 32P256 |
| PM7383 | FRAME ENGINE AND DATA LINK MANAGER 32A256 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| PM7381 | 制造商:PMC 制造商全称:PMC 功能描述:32 LINK, 672 CHANNEL FRAME ENGINE AND DATA LINK MANAGER WITH ANY-PHY PACKET INTERFACE |
| PM7381-PI | 制造商:PMC-Sierra 功能描述:FREEDM-32a672 |
| PM7382 | 制造商:PMC 制造商全称:PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER 32P256 |
发布紧急采购，3分钟左右您将得到回复。