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参数资料
| 型号： | R5F71252D50FA |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, PQFP64 |
| 封装： | 14 X 14 MM, 0.80 MM PITCH, PLASTIC, QFP-64 |
| 文件页数： | 193/595页 |
| 文件大小： | 4787K |
| 代理商： | R5F71252D50FA |
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Section 8 Caches
Rev.1.00 Dec. 13, 2005 Page 224 of 1286
REJ09B0158-0100
8.7.3
Transfer to External Memory
Transfer from the SQs to external memory can be performed with a prefetch instruction (PREF).
Issuing a PREF instruction for addresses H'E000 0000 to H'E3FF FFFC in the P4 area starts a
transfer from the SQs to external memory. The transfer length is fixed at 32 bytes, and the start
address is always at a 32-byte boundary. While the contents of one SQ are being transferred to
external memory, the other SQ can be written to without a penalty cycle. However, writing to the
SQ involved in the transfer to external memory is kept waiting until the transfer is completed.
The physical address bits [28:0] of the SQ transfer destination are specified as shown below,
according to whether the MMU is enabled or disabled.
When MMU is enabled (AT = 1 in MMUCR)
The SQ area (H'E000 0000 to H'E3FF FFFF) is set in VPN of the UTLB, and the transfer
destination physical address in PPN. The ASID, V, SZ, SH, PR, and D bits have the same
meaning as for normal address translation, but the C and WT bits have no meaning with regard
to this page. When a prefetch instruction is issued for the SQ area, address translation is
performed and physical address bits [28:10] are generated in accordance with the SZ bit
specification. For physical address bits [9:5], the address prior to address translation is
generated in the same way as when the MMU is disabled. Physical address bits [4:0] are fixed
at 0. Transfer from the SQs to external memory is performed to this address.
When MMU is disabled (AT = 0 in MMUCR)
The SQ area (H'E000 0000 to H'E3FF FFFF) is specified as the address at which a PREF
instruction is issued. The meanings of address bits [31:0] are as follows:
[31:26]
: 111000
Store queue specification
[25:6]
: Address
Transfer destination physical address bits [25:6]
[5]
: 0/1
0: SQ0 specification
1: SQ1 specification and transfer destination physical
address bit [5]
[4:2]
: Don't care
No meaning in a prefetch
[1:0]
: 00
Fixed at 0
Physical address bits [28:26], which cannot be generated from the above address, are generated
from QACR0 and QACR1.
QACR0[4:2]
: Physical address bits [28:26] corresponding to SQ0
QACR1[4:2]
: Physical address bits [28:26] corresponding to SQ1
Physical address bits [4:0] are always fixed at 0 since burst transfer starts at a 32-byte
boundary.
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
|---|---|
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| R5F71252D50FPV | 制造商:Renesas Electronics Corporation 功能描述:Micro,SH-2,Flash64K,RAM8K,50MH |
| R5F71252N50FA | 制造商:Renesas Electronics Corporation 功能描述:MCU32Bit 65MIPS ROM64KRAM8K QFP64Pin |
| R5F71252N50FP | 制造商:Renesas Electronics Corporation 功能描述: 制造商:Renesas Electronics Corporation 功能描述:MCU32Bit 65MIPS ROM64KRAM8K LQFP64Pin |
| R5F71253D50FA | 制造商:RENESAS 制造商全称:Renesas Technology Corp 功能描述:Renesas 32-Bit RISC Microcomputer SuperH? RISC engine Family |
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