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参数资料
| 型号： | R5F71252D50FA |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, PQFP64 |
| 封装： | 14 X 14 MM, 0.80 MM PITCH, PLASTIC, QFP-64 |
| 文件页数： | 345/595页 |
| 文件大小： | 4787K |
| 代理商： | R5F71252D50FA |
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Section 11 Local Bus State Controller (LBSC)
Rev.1.00 Dec. 13, 2005 Page 360 of 1286
REJ09B0158-0100
When the SRAM or burst ROM interface is used, a bus width of 8, 16, or 32 bits is selectable with
bits SZ in CS5BCR. When the MPX interface is used, a bus width of 32 bits should be selected
through bits SZ in CS5BCR. When the PCMCIA interface is used, select a bus width of 8 or 16
bits with SZ in CS5BCR. For details, see section 11.3.2, Memory Bus Width.
When area 5 is accessed, the
CS5 signal is asserted.
In addition, the
RD signal, which can be used as OE, and write control signals WE0 to WE3 are
asserted. While the PCMCIA interface is used, the
CE1A and CE2A signals, the RD signal,
(which can be used as
OE), the WE0, WE1, WE2, and WE3 signals, (which can be used as, REG,
WE, IORD, and IOWR, respectively) are asserted.
For the number of bus cycles, 0 to 25 wait cycles inserted by CS5WCR can be selected.
Any number of wait cycles can be inserted in each bus cycle through the external wait pin (
RDY).
(When the insert number is 0, the
RDY signal is ignored.)
The setup time and hold time (cycle number) of the address and
CS5 signals to the read and write
strobe signals can be set within a range of 0 to 7 cycles by CS5WCR. The
BS hold cycles can be
set within a range of 0 to 1 when the number for the read and write strobe setup wait is 1 or more.
For the PCMCIA interface, the setup time of addresses to the read/write strobe signals (
CE1A and
CE2A) can be specified within a range from 0 to 15 cycles through bits TEDA/B2 to TEDA/B0
and TEDA/B to TEHA/B in CS5PCR. In addition, the number of wait cycles can be specified
within a range from 0 to 50 cycles through bits PCWA/B1 and PCWA/B0. The number of wait
cycles specified by CS5PCR is added to the value specified by IW3 to IW0 in CS5WCR or
PCIW3 to PCIW0 in CS5PCR.
When using area 5 for the DDR-SDRAM interface, set the AREASEL bit in MMSELR. Then the
CS5 signal is not asserted. When the DDR-SDRAM is used, see section 12, DDR-SDRAM
Interface (DDRIF).
(7)
Area 6
For area 6, physical address bits 28 to 26 are 110.
The interfaces that can be set for this area are the SRAM, MPX, burst ROM, and PCMCIA
interfaces.
When the SRAM or burst ROM is used, a bus width of 8, 16, or 32 bits is selectable with bits SZ
in CS6BCR. When the MPX interface is used, a bus width of 32 bits should be selected through
bits SZ in CS6BCR. When the PCMCIA interface is used, select a bus width of 8 or 16 bits with
SZ in CS6BCR. For details, see section 11.3.2, Memory Bus Width.
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| R5F71252N50FA | 制造商:Renesas Electronics Corporation 功能描述:MCU32Bit 65MIPS ROM64KRAM8K QFP64Pin |
| R5F71252N50FP | 制造商:Renesas Electronics Corporation 功能描述: 制造商:Renesas Electronics Corporation 功能描述:MCU32Bit 65MIPS ROM64KRAM8K LQFP64Pin |
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