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参数资料
| 型号： | R5F71253N50NP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, PQCC64 |
| 封装： | 8 X 8 MM, 0.40 MM PITCH, PLASTIC, VQFN-64 |
| 文件页数： | 342/595页 |
| 文件大小： | 4787K |
| 代理商： | R5F71253N50NP |
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Section 11 Local Bus State Controller (LBSC)
Rev.1.00 Dec. 13, 2005 Page 358 of 1286
REJ09B0158-0100
In the case where the SRAM interface is set, the
RD signal, which can be used as OE, and write
control signals
WE0 to WE3 are asserted.
For the number of bus cycles, 0 to 25 wait cycles inserted by CS1WCR can be selected.
When the burst ROM interface is used, a burst pitch number in the range of 0 to 7 is selectable
with bits BW2 to BW0 in CS1BCR.
Any number of wait cycles can be inserted in each bus cycle through the external wait pin (
RDY).
(When the insert number is 0, the
RDY signal is ignored.)
The setup time and hold time (cycle number) of the address and
CS1 signals to the read and write
strobe signals can be set within a range of 0 to 7 cycles by CS1WCR. The
BS hold cycles can be
set within a range of 0 to 1 when the number for the read and write strobe setup wait is 1 or more.
(3)
Area 2
For area 2, physical address bits 28 to 26 are 010.
The interfaces that can be set for this area are the SRAM, burst ROM, MPX and DDR-SDRAM
interfaces.
When the SRAM interface is used, a bus width of 8, 16, or 32 bits is selectable with bits SZ in
CS2BCR. When the MPX interface is used, a bus width of 32 bits should be selected through bits
SZ in CS2BCR.
When area 2 is accessed, the
CS2 signal is asserted (except for DDR-SDRAM area).
In the case where the SRAM interface is set, the
RD signal, which can be used as OE, and write
control signals
WE0 to WE3 are asserted.
For the number of bus cycles, 0 to 25 wait cycles inserted by CS2WCR can be selected.
Any number of wait cycles can be inserted in each bus cycle through the external wait pin (
RDY).
(When the insert number is 0, the
RDY signal is ignored.)
The setup time and hold time (cycle number) of the address and
CS2 signals to the read and write
strobe signals can be set within a range of 0 to 7 cycles by CS2WCR. The
BS hold cycles can be
set within a range of 0 to 1 when the number for the read and write strobe setup wait is 1 or more.
When using area 2 for the DDR-SDRAM interface, set the AREASEL bit in MMSELR. Then the
CS2 signal is not asserted. When the DDR-SDRAM is used, see section 12, DDR-SDRAM
Interface (DDRIF).
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