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参数资料
| 型号： | R5F71253N50NP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, PQCC64 |
| 封装： | 8 X 8 MM, 0.40 MM PITCH, PLASTIC, VQFN-64 |
| 文件页数： | 346/595页 |
| 文件大小： | 4787K |
| 代理商： | R5F71253N50NP |
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Section 11 Local Bus State Controller (LBSC)
Rev.1.00 Dec. 13, 2005 Page 361 of 1286
REJ09B0158-0100
When area 6 is accessed, the
CS6 signal is asserted.
In addition, the
RD signal, which can be used as OE, and write control signals WE0 to WE3 are
asserted. While the PCMCIA interface is used, the
CE1B and CE2B signals, the RD signal (which
can be used as
OE), and the WE0, WE1, WE2, and WE3 signals (which can be used as REG, WE,
IORD, and IOWR, respectively) are asserted.
For the number of bus cycles, 0 to 25 wait cycles inserted by CS6WCR can be selected.
Any number of wait cycles can be inserted in each bus cycle through the external wait pin (
RDY).
(When the insert number is 0, the
RDY signal is ignored.)
The setup time and hold time (cycle number) of the address and
CS6 signals to the read and write
strobe signals can be set within a range of 0 to 7 cycles by CS6WCR. The
BS hold cycles can be
set within a range of 0 to 1 when the number for the read and write strobe setup wait is 1 or more.
For the PCMCIA interface, the setup time of addresses to the read/write strobe signals (
CE1B and
CE2B) can be specified within a range from 0 to 15 cycles by bits TEDA/B2 to TEDA/B0 and
TEHA/B2 to TEHA/B0 in CS6PCR. In addition, the number of wait cycles can be specified within
a range from 0 to 50 cycles by bits PCWA/B1 and PCWA/B0. The number of wait cycles
specified by CS6PCR is added to the value specified by IW3 to IW0 in CS6WCR or PCIW3 to
PCIW0 in CS6PCR.
11.5.3
SRAM interface
(1)
Basic Timing
The strobe signals for the SRAM interface of this LSI are output primarily based on the SRAM
connection. Figure 11.4 shows the basic timing of the SRAM interface. A no-wait normal access
is completed in two cycles. The
BS signal is asserted for one cycle to indicate the start of a bus
cycle. The
CSn signal is asserted at the rising edge of the clock in the T1 state, and negated at the
next rising edge of the clock in the T2 state. Therefore, there is no negation period in the case of
access at minimum pitch.
During reading, specification of an access size is not needed. The output of an access address on
the address pins (A25 to A0) is correct, however, since the access size is not specified, 32-bit data
is always output when a 32-bit device is in use, and 16-bit data is output when a 16-bit device is in
use. During writing, only the
WE signal corresponding to the byte to be written is asserted. For
details, see section 11.5.1, Endian/Access Size and Data Alignment.
In 32-byte transfer, a total of 32 bytes are transferred continuously according to the bus width set.
The first access is performed on the data for which there was an access request, and the remaining
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