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参数资料
| 型号： | S3C9664XX-DK |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, 6 MHz, MICROCONTROLLER, PDIP20 |
| 封装： | 0.300 INCH, DIP-20 |
| 文件页数： | 16/148页 |
| 文件大小： | 784K |
| 代理商： | S3C9664XX-DK |
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S3C9664/P9664 (Preliminary Spec)
UNIVERSAL SERIAL BUS
13-7
INTRRUPT ENDPOINTS STATUS REGISTER (EP1CSR, EP2CSR)
EP1CSR register controls Endpoint 1, and also holds status bits for Endpoint 1. EP1CSR is located at F2H and is
read/write addressable. EP2CSR register controls Endpoint2, and the contents is perfectly same to EP1CSR.
EP2CSR is located at F9H and is read/write addressable.
EP1CSR and EP2CSR have two modes. These are IN and OUT mode which are decided by ENDPOINT_MODE
register. The below is IN mode configuration.
Bit7
CLR_DATA_TOGGLE : MCU write "1" to this bit for initializing data toggle sequence. Data toggle
sequence can be monitored through WRT_CNT register.
Bit6
MAXP[3].
Bit5
MAXP[2].
Bit4
MAXP[1].
Bit3
MAXP[0].
— KS86P6604 is a low speed USB controller so the maximum packet size is 8 bytes,
— This part is a limitation of MAXMUM packet size so the device can not send more data than this
value.
Bit2
UC_FIFO_FLUSH : MCU sets this bit for initializing the FIFO. MCU can not clear IN_PKT_RDY so if
MCU want to clear IN_PKT_RDY after set then MCU should issue UC_FIFO_FLUSH for clearing
IN_PKT_RDY.
Bit1
FORCE_STALL : MCU sets this bit for sending stall packet. This flag will not be cleared by SIE. So
MCU should clear this flag for stopping stall condition. Device will send stall until this flag is cleared.
Bit0
IN_PKT_RDY : MCU sets this bit after loading data to FIFO. SIE will clear this flag after sending data to
host. An interrupt is generated when this flag is cleared. If MCU issue UC_FIFO_FLUSH during this flag
set then this flag is cleared and generate interrupt to MCU. So MCU will get interrupt directly after setting
UC_FIFO_FLUSH flag if this flag was set.
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