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参数资料
| 型号： | S3C9664XX-DK |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, 6 MHz, MICROCONTROLLER, PDIP20 |
| 封装： | 0.300 INCH, DIP-20 |
| 文件页数： | 8/148页 |
| 文件大小： | 784K |
| 代理商： | S3C9664XX-DK |
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S3C9664/P9664 (Preliminary Spec)
A/D CONVERTER
12-5
50 ADC Clock
40 Clock
Conversion
Start
EOC
ADDATA
Previous
Value
Valid
Data
9
8
7
6
5
4
3
2
1
0
ADCON.0 <-1
Set up time
10 clock
. . .
ADDATAH (8-Bit) + ADDATA (2-Bit)
Figure 12-4. A/D Converter Timing Diagram
CONVERSION TIMING (S3C9664)
The A/D conversion process requires 4 steps (4 clock edges) to convert each bit and 10 clocks to step-up A/D
conversion. Therefore, total of 50 clocks are required to complete an 10-bit conversion: With an 10 MHz CPU
clock frequency, one clock cycle is 400 ns (4/f
OSC). If each bit conversion requires 4 clocks, the conversion rate
is calculated as follows:
4 clocks/bit x 10-bits + step-up time (10 clock) = 50 clocks
50 clock x 400 ns = 20
s at 10 MHz, 1 clock time = 4/f
OSC (assuming ADCON.2–.1 = 10)
INTERNAL A/D CONVERSION PROCEDURE
1.
Analog input must remain between the voltage range of V
SS and AVDD.
2.
Configure the analog input pins to input mode by making the appropriate settings in P1CONH, P1CONL
3.
Before the conversion operation starts, you must first select one of the eight input pins (AD0–AD5) by writing
the appropriate value to the ADCON register.
4.
When conversion has been completed, (50 CPU clocks have elapsed), the EOC flag is set to "1", so that a
check can be made to verify that the conversion was successful.
5.
The converted digital value is loaded to the output register, ADDATAH ( High 8-bit) and ADDATAL (Low 2-
bit), then the ADC module enters an idle state.
The digital conversion result can now be read from the ADDATAH and ADDATA L registers.
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