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参数资料
| 型号： | S9S08AW16AE0CFT |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 125/324页 |
| 文件大小： | 0K |
| 描述： | MCU 16K FLASH AUTO 48-QFN |
| 标准包装： | 260 |
| 系列： | S08 |
| 核心处理器： | S08 |
| 芯体尺寸： | 8-位 |
| 速度： | 40MHz |
| 连通性： | I²C，SCI，SPI |
| 外围设备： | LVD. POR，PWM，WDT |
| 输入/输出数： | 38 |
| 程序存储器容量： | 16KB（16K x 8） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 1K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 2.7 V ~ 5.5 V |
| 数据转换器： | A/D 8x10b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 48-VFQFN 裸露焊盘 |
| 包装： | 托盘 |
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Chapter 12 Serial Peripheral Interface (S08SPIV3)
MC9S08AW60 Data Sheet, Rev 2
210
Freescale Semiconductor
12.4
Functional Description
An SPI transfer is initiated by checking for the SPI transmit buffer empty ag (SPTEF = 1) and then
writing a byte of data to the SPI data register (SPI1D) in the master SPI device. When the SPI shift register
is available, this byte of data is moved from the transmit data buffer to the shifter, SPTEF is set to indicate
there is room in the buffer to queue another transmit character if desired, and the SPI serial transfer starts.
During the SPI transfer, data is sampled (read) on the MISO pin at one SPSCK edge and shifted, changing
the bit value on the MOSI pin, one-half SPSCK cycle later. After eight SPSCK cycles, the data that was in
the shift register of the master has been shifted out the MOSI pin to the slave while eight bits of data were
shifted in the MISO pin into the master’s shift register. At the end of this transfer, the received data byte is
moved from the shifter into the receive data buffer and SPRF is set to indicate the data can be read by
reading SPI1D. If another byte of data is waiting in the transmit buffer at the end of a transfer, it is moved
into the shifter, SPTEF is set, and a new transfer is started.
Normally, SPI data is transferred most signicant bit (MSB) rst. If the least signicant bit rst enable
(LSBFE) bit is set, SPI data is shifted LSB rst.
When the SPI is congured as a slave, its SS pin must be driven low before a transfer starts and SS must
stay low throughout the transfer. If a clock format where CPHA = 0 is selected, SS must be driven to a
logic 1 between successive transfers. If CPHA = 1, SS may remain low between successive transfers. See
Section 12.4.1, “SPI Clock Formats” for more details.
Because the transmitter and receiver are double buffered, a second byte, in addition to the byte currently
being shifted out, can be queued into the transmit data buffer, and a previously received character can be
in the receive data buffer while a new character is being shifted in. The SPTEF ag indicates when the
transmit buffer has room for a new character. The SPRF ag indicates when a received character is
available in the receive data buffer. The received character must be read out of the receive buffer (read
SPI1D) before the next transfer is nished or a receive overrun error results.
In the case of a receive overrun, the new data is lost because the receive buffer still held the previous
character and was not ready to accept the new data. There is no indication for such an overrun condition
so the application system designer must ensure that previous data has been read from the receive buffer
before a new transfer is initiated.
12.4.1
SPI Clock Formats
To accommodate a wide variety of synchronous serial peripherals from different manufacturers, the SPI
system has a clock polarity (CPOL) bit and a clock phase (CPHA) control bit to select one of four clock
formats for data transfers. CPOL selectively inserts an inverter in series with the clock. CPHA chooses
between two different clock phase relationships between the clock and data.
Figure 12-10 shows the clock formats when CPHA = 1. At the top of the gure, the eight bit times are
shown for reference with bit 1 starting at the rst SPSCK edge and bit 8 ending one-half SPSCK cycle after
the sixteenth SPSCK edge. The MSB rst and LSB rst lines show the order of SPI data bits depending
on the setting in LSBFE. Both variations of SPSCK polarity are shown, but only one of these waveforms
applies for a specic transfer, depending on the value in CPOL. The SAMPLE IN waveform applies to the
MOSI input of a slave or the MISO input of a master. The MOSI waveform applies to the MOSI output
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
| S9S08AW16AE0CFTR | 功能描述:8位微控制器 -MCU 16K FLASH,1K RAM, 48PINS RoHS:否 制造商:Silicon Labs 核心:8051 处理器系列:C8051F39x 数据总线宽度:8 bit 最大时钟频率:50 MHz 程序存储器大小:16 KB 数据 RAM 大小:1 KB 片上 ADC:Yes 工作电源电压:1.8 V to 3.6 V 工作温度范围:- 40 C to + 105 C 封装 / 箱体:QFN-20 安装风格:SMD/SMT |
| S9S08AW16AE0CLC | 制造商:Freescale Semiconductor 功能描述:MCU 8BIT HCS08 CISC 16KB FLASH 3.3V/5V 32LQFP - Bulk 制造商:Freescale Semiconductor 功能描述:16K FLASH 1K RAM 32 PINS |
| S9S08AW16AE0CLCR | 制造商:Freescale Semiconductor 功能描述:MCU 8BIT HCS08 CISC 16KB FLASH 3.3V/5V 32LQFP - Tape and Reel |
| S9S08AW16AE0CLD | 功能描述:8位微控制器 -MCU 16K FLASH,1K RAM 44 PINS RoHS:否 制造商:Silicon Labs 核心:8051 处理器系列:C8051F39x 数据总线宽度:8 bit 最大时钟频率:50 MHz 程序存储器大小:16 KB 数据 RAM 大小:1 KB 片上 ADC:Yes 工作电源电压:1.8 V to 3.6 V 工作温度范围:- 40 C to + 105 C 封装 / 箱体:QFN-20 安装风格:SMD/SMT |
| S9S08AW16AE0CLDR | 制造商:Freescale Semiconductor 功能描述:MCU 8BIT HCS08 CISC 16KB FLASH 3.3V/5V 44LQFP - Tape and Reel |
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