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参数资料
| 型号： | SAF-XE167HM-48FXXL |
| 厂商： | INFINEON TECHNOLOGIES AG |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | RISC MICROCONTROLLER, PQFP144 |
| 封装： | 0.50 MM PITCH, GREEN, PLASTIC, LQFP-144 |
| 文件页数： | 33/140页 |
| 文件大小： | 1096K |
| 代理商： | SAF-XE167HM-48FXXL |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页当前第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页
XE167FM, XE167GM, XE167HM, XE167KM
XE166 Family Derivatives / Base Line
Electrical Parameters
Data Sheet
128
V2.0, 2009-03
4.6.6
Synchronous Serial Interface Timing
The following parameters are applicable for a USIC channel operated in SSC mode.
Note: These parameters are not subject to production test but verified by design and/or
characterization.
Note: Operating Conditions apply.
Table 34
SSC Master/Slave Mode Timing for Upper Voltage Range
Parameter
Symbol
Values
Unit Note /
Test Co
ndition
Min.
Typ.
Max.
Master Mode Timing
Slave select output SELO active
to first SCLKOUT transmit edge
t
1 CC
t
SYS
- 8
–
1)
1) The maximum value further depends on the settings for the slave select output leading delay.
ns
2)
tSYS =1/fSYS (= 12.5 ns @ 80 MHz)
Slave select output SELO inactive
after last SCLKOUT receive edge
t
2 CC
t
SYS
- 6
–
3)
3) The maximum value depends on the settings for the slave select output trailing delay and for the shift clock
output delay.
ns
Transmit data output valid time
t
3 CC
-6
–
9
ns
Receive data input setup time to
SCLKOUT receive edge
t
4 SR
31
–
ns
Data input DX0 hold time from
SCLKOUT receive edge
t
5 SR
-4
–
ns
Slave Mode Timing
Select input DX2 setup to first
clock input DX1 transmit edge
t
10 SR
7––ns
4)
4) These input timings are valid for asynchronous input signal handling of slave select input, shift clock input, and
receive data input (bits DXnCR.DSEN = 0).
Select input DX2 hold after last
clock input DX1 receive edge
t
11 SR
7––ns
Data input DX0 setup time to
clock input DX1 receive edge
t
12 SR
7––ns
Data input DX0 hold time from
clock input DX1 receive edge
t
13 SR
5––ns
Data output DOUT valid time
t
14 CC
7
–
33
ns
相关PDF资料 |
PDF描述 |
|---|---|
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