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参数资料
| 型号： | SI3220PPTX-EVB |
| 厂商： | Silicon Laboratories Inc |
| 文件页数： | 22/112页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL W/DISCRETE INTERFACE |
| 标准包装： | 1 |
| 系列： | ProSLIC® |
| 主要目的： | 接口，模拟前端（AFE） |
| 已用 IC / 零件： | Si3220 |
| 已供物品： | 板，CD |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页当前第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页
Si3220/25 Si3200/02
Rev. 1.3
17
Not
Recommended
fo
r N
ew
D
esi
gn
s
Figure 1. SPI Timing Diagram
Table 12. Switching Characteristics—SPI
(VDD, VDD1 – VDD4 = 3.13 to 5.25 V, TA = 0 to 70 °C for K/F-Grade, –40 to 85 °C for B/G-Grade, CL =20 pF)
Parameter1
Symbol
Test Conditions
Min
Typ
Max
Unit
Cycle Time SCLK2
tc
62
—
ns
Rise Time, SCLK
tr
—
25
ns
Fall Time, SCLK
tf
—
25
ns
Delay Time, SCLK Fall to SDO Active
td1
—
20
ns
Delay Time, SCLK Fall to SDO
Transition
td2
—
20
ns
Delay Time, CS Rise to SDO Tri-state
td3
—
20
ns
Setup Time, CS to SCLK Fall
tsu1
25
—
ns
Hold Time, CS to SCLK Rise
th1
20
—
ns
Setup Time, SDI to SCLK Rise
tsu2
25
—
ns
Hold Time, SDI to SCLK Rise
th2
20
—
ns
Delay Time between Chip Selects
tcs
220
—
ns
SDI to SDITHRU Propagation Delay
td4
—
4
10
ns
Notes:
1. All timing is referenced to the 50% level of the waveform. Input test levels are VIH =VDDD –0.4 V, VIL =0.4 V
2. The minimum SCLK cycle time is based on a single Si3220 connected to the SPI bus. If multiple Si3220s are
connected to the same SPI bus, please contact a Silicon Laboratories representative for the recommended minimum
SCLK cycle time for your application.
SCLK
CS
SDI
t
h1
t
d3
SDO
t
d1
t
d2
t
su1
t
r
t
f
t
su2
t
h2
t
cs
t
c
SDITHRU
t
d4
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