参数资料
型号: SI5020-B-GM
厂商: Silicon Laboratories Inc
文件页数: 7/22页
文件大小: 0K
描述: IC CLK DATA REC SONET/SDH 20-QFN
标准包装: 75
系列: SiPHY™, DSPLL®
类型: 时钟和数据恢复(CDR)
PLL:
主要目的: 以太网,SONET/SDH,ATM 应用
输入: 时钟
输出: CML
电路数: 1
比率 - 输入:输出: 1:2
差分 - 输入:输出: 是/是
频率 - 最大: 2.7GHz
电源电压: 2.375 V ~ 2.625 V
工作温度: -40°C ~ 85°C
安装类型: 表面贴装
封装/外壳: 20-VFQFN 裸露焊盘
供应商设备封装: 20-QFN(4x4)
包装: 管件
Si5020
Rev. 1.5
15
4.12. Differential Output Circuitry
The Si5020 utilizes a current mode logic (CML) architecture to output both the recovered clock (CLKOUT) and data
(DOUT). An example of output termination with ac coupling is shown in Figure 9. In applications in which direct dc
coupling is possible, the 0.1
F capacitors may be omitted. The differential peak-to-peak voltage swing of the CML
architecture is listed in Table 2 on page 6.
Figure 9. Output Termination for DOUT and CLKOUT (AC Coupled)
DOUT –,
CLKOUT –
0. 1 F
Zo = 50
Si5020
VDD
100
100
VDD
DOUT +,
CLKOUT +
50
50
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