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参数资料
| 型号： | SN74SSTL16857DGG |
| 厂商： | Texas Instruments, Inc. |
| 英文描述： | 14-BIT SSTL_2 REGISTERED BUFFER |
| 中文描述： | 14位SSTL_2注册缓冲区 |
| 文件页数： | 4/7页 |
| 文件大小： | 93K |
| 代理商： | SN74SSTL16857DGG |
SN74SSTL16857
14-BIT SSTL_2 REGISTERED BUFFER
SCAS625C – FEBRUARY 1999 – REVISED OCTOBER 1999
4
POST OFFICE BOX 655303
DALLAS, TEXAS 75265
electrical characteristics over recommended operating free-air temperature range (unless
otherwise noted)
PARAMETER
TEST CONDITIONS
VCC
2.3 V
MIN
TYP
MAX
UNIT
VIK
II = –18 mA
IOH = –100
μ
A
IOH = –8 mA
IOH = –16 mA
IOL = 100
μ
A
IOL = 8 mA
IOL = 16 mA
VI = 1.7 V or 0.8V
VI = 2.7 V or 0
VI = 1.7 V or 0.8V
VI = 2.7 V or 0
VI = 1.7 V or 0.8V
VI = 2.7 V or 0
VI = 1.7 V or 0.8V
VI = 2.7 V or 0
–1.2
V
2.3 V to 2.7 V
VCC–0.2
VOH
2 3 V
2.3 V
1.95
V
1.95
2.3 V to 2.7 V
0.2
VOL
2 3 V
2.3 V
0.35
V
0.35
±
5
±
5
±
5
±
5
±
1
±
1
±
1
±
1
±
5
±
5
±
5
±
5
90
VREF= 1 15 V or 1 35 V
VREF = 1.15 V or 1.35 V
2 7 V
2.7 V
Data inputs
μ
A
VREF= 1 15 V or 1 35 V
VREF = 1.15 V or 1.35 V
3 6 V
3.6 V
VREF= 1 15 V or 1 35 V
VREF = 1.15 V or 1.35 V
2 7 V
2.7 V
II
CLK CLK
CLK, CLK
mA
VREF= 1 15 V or 1 35 V
VREF = 1.15 V or 1.35 V
3 6 V
3.6 V
RESET
VI= VCCor GND
VI = VCC or GND
2.7 V
3.6 V
μ
A
VREF
VREF= 1 15 V or 1 35 V
VREF = 1.15 V or 1.35 V
2.7 V
3.6 V
VI = 1.7 V or 0.8 V
VI = 2.7 V or 0
VI = 1.7 V or 0.8 V
VI = 2.7 V or 0
IO= 0
IO = 0
2 7 V
2.7 V
ICC
90
mA
IO= 0
IO = 0
3 6 V
3.6 V
90
90
RESET
VI= 1 7 V or 0 8 V
VI = 1.7 V or 0.8 V
2 5 V
2.5 V
3
Ci
Data inputs
2.5
pF
RESET
Data inputs
VI= 1 7 V or 0 8 V
VI = 1.7 V or 0.8 V
3 3 V
3.3 V
3
2.5
All typical values are at VCC = 2.5 V, TA = 25
°
C.
All typical values are at VCC = 3.3 V, TA = 25
°
C.
timing requirements over recommended operating free-air temperature range (unless otherwise
noted) (see Figure 1)
VCC = 2.5 V
±
0.2 V
VCC = 3.3 V
±
0.3 V
UNIT
MIN
MAX
MIN
MAX
fclock
tw
Clock frequency
150
150
MHz
Pulse duration, CLK, CLK high or low
3.3
3.3
ns
tsu
Setup time
Data before CLK
↑
, CLK
↓
RESET high before CLK
↑
, CLK
↓
1.1
1.75
ns
0.6
1.1
th
Hold time, data after CLK
↑
, CLK
↓
0.7
0.7
ns
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