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参数资料
| 型号： | SPAK56F8346FV60 |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 数字信号处理 |
| 英文描述： | 16-BIT, 240 MHz, OTHER DSP, PQFP144 |
| 封装： | 20 X 20 MM, 0.50 MM PITCH, 1.40 MM HEIGHT, PLASTIC, LQFP-144 |
| 文件页数： | 11/156页 |
| 文件大小： | 2219K |
| 代理商： | SPAK56F8346FV60 |
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108
56F8346 Technical Data
MOTOROLA
Preliminary
Figure 6-15 I/O Short Address Location Low Register (SIM_ISALL)
6.5.10.2
Input/Output Short Address Low (ISAL[21:6])—Bit 15–0
This field represents the lower 16 address bits of the “hard coded” I/O short address.
6.6 Clock Generation Overview
The SIM uses an internal master clock from the OCCS (CLKGEN) module to produce the peripheral and
system (core and memory) clocks. The maximum master clock frequency is 120Mhz. Peripheral and system
clocks are generated at half the master clock frequency and therefore at a maximum 60Mhz. The SIM
provides power modes (STOP, WAIT) and clock enables (SIM_PCE register, CLK_DIS, ONCE_EBL) to
control which clocks are in operation. The OCCS, power modes, and clock enables provide a flexible means
to manage power consumption.
Power utilization can be minimized in several ways. In the OCCS, crystal oscillator, and PLL may be shut
down when not in use. When the PLL is in use, its prescaler and postscaler can be used to limit PLL and
master clock frequency. Power modes permit system and/or peripheral clocks to be disabled when unused.
Clock enables provide the means to disable individual clocks. Some peripherals provide further controls to
disable unused sub-functions. Refer to the Part 3 On-Chip Clock Synthesis (OCCS) and the 56F8300
Peripheral User Manual for further details.
6.7 Power-Down Modes Overview
The 56F8346 operates in one of three power-down modes, as shown in Table 6-3
All peripherals, except the COP/watchdog timer, run off the IPbus clock frequency, which is the same as the
main processor frequency in this architecture. The maximum frequency of operation is SYS_CLK =
60MHz.
Base + $E
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Read
ISAL[21:6]
Write
RESET
1
111
11
1
Table 6-3 Clock Operation in Power-Down Modes
Mode
Core Clocks
Peripheral Clocks
Description
Run
Active
Device is fully functional
Wait
Core and memory
clocks disabled
Active
Peripherals are active and can product interrupts if they
have not been masked off.
Interrupts will cause the core to come out of its
suspended state and resume normal operation.
Typically used for power-conscious applications.
Stop
System clocks continue to be generated in
the SIM, but most are gated prior to
reaching memory, core and peripherals.
The only possible recoveries from Stop mode are:
1. CAN traffic (1st message will be lost)
2. Non-clocked interrupts
3. COP reset
4. External reset
5. Power-on reset
相关PDF资料 |
PDF描述 |
|---|---|
| SPAKMC332ACFV10 | 32-BIT, MICROCONTROLLER, PQFP144 |
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| SPAKXC16Z1VFC20 | 16-BIT, 20 MHz, MICROCONTROLLER, PQFP132 |
| SPAKXC16Z1MFV20 | 16-BIT, 20 MHz, MICROCONTROLLER, PQFP144 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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| SPAKDSP311VF150 | 功能描述:IC DSP 24BIT 196-MAPBGA RoHS:是 类别:集成电路 (IC) >> 嵌入式 - DSP（数字式信号处理器） 系列:DSP56K/Symphony 标准包装:40 系列:TMS320DM64x, DaVinci™ 类型:定点 接口:I²C，McASP，McBSP 时钟速率:400MHz 非易失内存:外部 芯片上RAM:160kB 电压 - 输入/输出:3.30V 电压 - 核心:1.20V 工作温度:0°C ~ 90°C 安装类型:表面贴装 封装/外壳:548-BBGA，FCBGA 供应商设备封装:548-FCBGA（27x27） 包装:托盘 配用:TMDSDMK642-0E-ND - DEVELPER KIT W/NTSC CAMERA296-23038-ND - DSP STARTER KIT FOR TMS320C6416296-23059-ND - FLASHBURN PORTING KIT296-23058-ND - EVAL MODULE FOR DM642TMDSDMK642-ND - DEVELOPER KIT W/NTSC CAMERA |
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