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参数资料
| 型号： | SPC560B50L3C5E0R |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, FLASH, 64 MHz, MICROCONTROLLER, PQFP100 |
| 封装： | 14 X 14 MM, 1.40 MM HEIGHT, ROHS COMPLIANT, LQFP-100 |
| 文件页数： | 59/74页 |
| 文件大小： | 971K |
| 代理商： | SPC560B50L3C5E0R |
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SPC560Bx, SPC560Cx
Electrical characteristics
Doc ID 14619 Rev 4
Equation 11
From this formula, in the worst case (when VA is maximum, that is for instance 5 V),
assuming to accept a maximum error of half a count, a constraint is evident on CF value:
Equation 12
ADC electrical characteristics
V
A
V
A2
------------
C
P1
C
P2
+C
F
+
C
P1
C
P2
+C
F
C
S
++
--------------------------------------------------------
=
C
F
2048 C
S
>
Table 43.
ADC input leakage current
Symbol C
Parameter
Conditions
Value
Unit
Min Typ Max
ILKG CC
C
Input leakage current
TA = 40 °C
No current injection on adjacent pin
—1
—
nA
CTA = 25 °C
—
1
—
CTA = 105 °C
—
8
200
PTA = 125 °C
—
45
400
Table 44.
ADC conversion characteristics
Symbol
C
Parameter
Conditions(1)
Value
Unit
Min
Typ
Max
VSS_ADC SR —
Voltage on
VSS_HV_ADC
(ADC reference) pin
with respect to ground
(VSS)
(2)
—
0.1
—
0.1
V
VDD_ADC SR —
Voltage on
VDD_HV_ADC pin
(ADC reference) with
respect to ground (VSS)
—VDD0.1
—
VDD+0.1
V
VAINx
SR — Analog input voltage(3)
—VSS_ADC0.1 — VDD_ADC+0.1 V
fADC
SR — ADC analog frequency
—
6—
32 + 4%
MHz
Δ
ADC_SYS SR
—
ADC digital clock duty
cycle (ipg_clk)
ADCLKSEL = 1(4)
45
—
55
%
tADC_PU SR — ADC power up delay
—
——
1.5
s
tADC_S CC T Sample time
(5)
fADC = 32 MHz,
ADC_conf_sample_input = 17
0.5
—
s
fADC = 6 MHz,
INPSAMP = 255
—42
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PDF描述 |
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