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参数资料
| 型号： | ST72324BLK2BA/XXX |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, 8 MHz, MICROCONTROLLER, PDIP32 |
| 封装： | 0.400 INCH, PLASTIC, SDIP-32 |
| 文件页数： | 76/151页 |
| 文件大小： | 1209K |
| 代理商： | ST72324BLK2BA/XXX |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页当前第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页
ST72F324L, ST72324BL
30/151
INTERRUPTS (Cont’d)
Table 8. Interrupt Mapping
Notes:
1. Valid for ROM devices. For Flash devices only a RESET or MCC/RTC interrupt can be used to wake-
up from Active Halt mode.
7.6 EXTERNAL INTERRUPTS
7.6.1 I/O Port Interrupt Sensitivity
The external interrupt sensitivity is controlled by
the IPA, IPB and ISxx bits of the EICR register
(Figure 17). This control allows to have up to 4 fully
independent external interrupt source sensitivities.
Each external interrupt source can be generated
on four (or five) different events on the pin:
■ Falling edge
■ Rising edge
■ Falling and rising edge
■ Falling edge and low level
■ Rising edge and high level (only for ei0 and ei2)
To guarantee correct functionality, the sensitivity
bits in the EICR register can be modified only
when the I1 and I0 bits of the CC register are both
set to 1 (level 3). This means that interrupts must
be disabled before changing sensitivity.
The pending interrupts are cleared by writing a dif-
ferent value in the ISx[1:0], IPA or IPB bits of the
EICR.
N°
Source
Block
Description
Register
Label
Priority
Order
Exit
from
HALT
Exit
from
Active
HALT
Address
Vector
RESET
Reset
N/A
yes
FFFEh-FFFFh
TRAP
Software interrupt
no
FFFCh-FFFDh
0
Not used
FFFAh-FFFBh
1
MCC/RTC
Main clock controller time base inter-
rupt
MCCSR
Higher
Priority
no
yes
FFF8h-FFF9h
2
ei0
External interrupt port A3..0
N/A
yes
yes1)
FFF6h-FFF7h
3
ei1
External interrupt port F2..0
yes
yes1)
FFF4h-FFF5h
4
ei2
External interrupt port B3..0
yes
yes1)
FFF2h-FFF3h
5
ei3
External interrupt port B7..4
yes
yes1)
FFF0h-FFF1h
6
Not used
FFEEh-FFEFh
7
SPI
SPI peripheral interrupts
SPICSR
yes
yes1)
FFECh-FFEDh
8
TIMER A
TIMER A peripheral interrupts
TASR
no
FFEAh-FFEBh
9
TIMER B
TIMER B peripheral interrupts
TBSR
no
FFE8h-FFE9h
10
SCI
SCI Peripheral interrupts
SCISR
Lower
Priority
no
FFE6h-FFE7h
1
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