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参数资料
| 型号： | ST72521AR7T1/XXX |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, 8 MHz, MICROCONTROLLER, PQFP64 |
| 封装： | 10 X 10 MM, PLASTIC, TQFP-64 |
| 文件页数： | 40/199页 |
| 文件大小： | 1979K |
| 代理商： | ST72521AR7T1/XXX |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页当前第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页
ST72521M/R/AR
134/199
CONTROLLER AREA NETWORK (Cont’d)
10.8.4 Register Description
The CAN registers are organized as 6 general pur-
pose registers plus 5 pages of 16 registers span-
ning the same address space and primarily used
for message and filter storage. The page actually
selected is defined by the content of the Page Se-
lection Register. Refer to Figure 72.
10.8.4.1 General Purpose Registers
INTERRUPT STATUS REGISTER (ISR)
Read/Write
Reset Value: 00h
Bit 7 = RXIF3
Receive Interrupt Flag for Buffer 3
Read/Clear
Set by hardware to signal that a new error-free mes-
sage is available in buffer 3.
Cleared by software to release buffer 3.
Also cleared by resetting bit RDY of BCSR3.
Bit 6 = RXIF2
Receive Interrupt Flag for Buffer 2
Read/Clear
Set by hardware to signal that a new error-free
message is available in buffer 2.
Cleared by software to release buffer 2.
Also cleared by resetting bit RDY of BCSR2.
Bit 5 = RXIF1
Receive Interrupt Flag for Buffer 1
Read/Clear
Set by hardware to signal that a new error-free mes-
sage is available in buffer 1.
Cleared by software to release buffer 1.
Also cleared by resetting bit RDY of BCSR1.
Bit 4 = TXIF
Transmit Interrupt Flag
Read/Clear
Set by hardware to signal that the highest priority
message queued for transmission has been suc-
cessfully transmitted (ETX = 0) or that it has passed
successfully the arbitration (ETX = 1).
Cleared by software.
Bit 3 = SCIF
Status Change Interrupt Flag
Read/Clear
Set by hardware to signal the reception of a domi-
nant bit while in standby or a change from error ac-
tive to error passive and bus-off while in run. Also
signals any receive error when ESCI = 1.
Cleared by software.
Bit 2 = ORIF
Overrun Interrupt Flag
Read/Clear
Set by hardware to signal that a message could not
be stored because no receive buffer was available.
Cleared by software.
Bit 1 = TEIF
Transmit Error Interrupt Flag
Read/Clear
Set by hardware to signal that an error occurred dur-
ing the transmission of the highest priority message
queued for transmission.
Cleared by software.
Bit 0 = EPND
Error Interrupt Pending
Read Only
Set by hardware when at least one of the three error
interrupt flags SCIF, ORIF or TEIF is set.
Reset by hardware when all error interrupt flags
have been cleared.
Caution;
Interrupt flags are reset by writing a "0" to the cor-
responding bit position. The appropriate way con-
sists in writing an immediate mask or the one’s com-
plement of the register content initially read by the
interrupt handler. Bit manipulation instruction
BRES should never be used due to its read-modify-
write nature.
70
RXIF3 RXIF2 RXIF1
TXIF
SCIF
ORIF
TEIF
EPND
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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| ST7263-EMU2 | 功能描述:仿真器/模拟器 ST7 Emulator Board RoHS:否 制造商:Blackhawk 产品:System Trace Emulators 工具用于评估:C6000, C5000, C2000, OMAP, DAVINCI, SITARA, TMS470, TMS570, ARM 7/9, ARM Cortex A8/R4/M3 用于:XDS560v2 |
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