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参数资料
| 型号： | ST72F321J9T5 |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PQFP44 |
| 封装： | 10 X 10 MM, PLASTIC, TQFP-44 |
| 文件页数： | 16/176页 |
| 文件大小： | 1112K |
| 代理商： | ST72F321J9T5 |
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ST72321J
112/176
I2C BUS INTERFACE (Cont’d)
Acknowledge may be enabled and disabled by
software.
The I
2C interface address and/or general call ad-
dress can be selected by software.
The speed of the I
2C interface may be selected
between Standard (0-100KHz) and Fast I2C (100-
400KHz).
SDA/SCL Line Control
Transmitter mode: the interface holds the clock
line low before transmission to wait for the micro-
controller to write the byte in the Data Register.
Receiver mode: the interface holds the clock line
low after reception to wait for the microcontroller to
read the byte in the Data Register.
The SCL frequency (Fscl) is controlled by a pro-
grammable clock divider which depends on the
I2C bus mode.
When the I2C cell is enabled, the SDA and SCL
ports must be configured as floating inputs. In this
case, the value of the external pull-up resistor
used depends on the application.
When the I2C cell is disabled, the SDA and SCL
ports revert to being standard I/ O port pins.
Figure 61. I2C Interface Block Diagram
DATA REGIS TER (DR)
DATA SHIFT REGISTER
COMPARATOR
OWN ADDRESS REGISTE R 1 (OAR1)
CLOCK CONTR OL REGISTER (CCR)
STATUS REGISTER 1 (SR1)
CONTROL REGISTER (CR)
CONTROL LOGIC
STATUS REGISTER 2 (SR2)
INTE RRUPT
CLOCK CONTR OL
DATA CONTROL
SCL or SCLI
SDA or SDAI
OWN ADDRESS REGISTER 2 (OAR2)
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PDF描述 |
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