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参数资料
| 型号： | ST72F324K2B6 |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PDIP32 |
| 封装： | 0.400 INCH, PLASTIC, SDIP-32 |
| 文件页数： | 20/156页 |
| 文件大小： | 1027K |
| 代理商： | ST72F324K2B6 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页当前第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页
ST72324J/K
116/156
OPERATING CONDITIONS (Cont’d)
12.3.3 Operating Conditions with Low Voltage Detector (LVD)
Subject to general operating conditions for VDD,fCPU, and TA.
Notes:
1. Data based on characterization results, not tested in production.
2. When VtPOR is faster than 100 s/V, the Reset signal is released after a delay of max. 42s after VDD crosses the
VIT+(LVD) threshold.
3. Applicable only in low voltage devices (planned).
Figure 62. LVD Startup Behaviour
Note: When the LVD is enabled, the MCU reaches its authorized operating voltage from a reset state.
However, in some devices, the reset state is released when VDD is approximately between 0.8V and 1.5V.
As a consequence, depending on the ramp-up speed, the I/Os may toggle when VDD is within this win-
dow.
This may be an issue especially for applications where the MCU drives power components.
Because Flash write access is impossible within this window, the Flash memory contents will not be cor-
rupted.
Symbol
Parameter
Conditions
Min
Typ
Max
Unit
VIT+(LVD)
Reset release threshold
(VDD rise)
VD level = High in option byte
4.0 1)
4.2
4.5
V
VD level = Med. in option byte3)
VD level = Low in option byte3)
3.55 1)
2.95 1)
3.75
3.15
4.0
3.35
VIT-(LVD)
Reset generation threshold
(VDD fall)
VD level = High in option byte
3.8
4.0
4.25 1)
VD level = Med. in option byte3)
VD level = Low in option byte3)
3.35
2.8
3.55
3.0
3.751)
3.15 1)
Vhys(LVD)
LVD voltage threshold hysteresis 1)
VIT+(LVD)-VIT-(LVD)
150
200
250
mV
VtPOR
VDD rise time
1)2)
6
∝
s/V
tg(VDD)
Filtered glitch delay on VDD
1)
Not detected by the LVD
40
ns
5V
1.5V
VIT+
0.8V
LVD RESET
V D
D
Window
t
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