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参数资料
| 型号： | ST90135M5T6 |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, MROM, 24 MHz, MICROCONTROLLER, PQFP80 |
| 封装： | PLASTIC, TQFP-80 |
| 文件页数： | 92/199页 |
| 文件大小： | 3266K |
| 代理商： | ST90135M5T6 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页当前第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页
Obsolete
Product(s)
- Obsolete
Product(s)
Obsolete
Product(s)
- Obsolete
Product(s)
181/199
ST90158 - ELECTRICAL CHARACTERISTICS
EXTERNAL BUS TIMING TABLE
(VDD = 5V ± 10%, TA = -40°C + 85°C, Cload = 50pF, INTCLK = 16MHz, unless otherwise specified)
Note: The value in the left hand column shows the formula used to calculate the timing minimum or maximum from the oscillator clock period,
prescale value and number of wait cycles inserted.
The values in the right hand two columns show the timing minimum and maximum for an external clock at 24 MHz divided by 2, prescaler
value of zero and zero wait status.
Legend:
Tck = INTCLK period = OSCIN period when OSCIN is not divided by 2;
2*OSCIN period when OSCIN is divided by 2;
OSCIN period / PLL factor when the PLL is enabled
TckH = INTCLK high pulse width (normally = Tck/2, except when INTCLK = OSCIN, in which case it is OSCIN high pulse width)
TckL = INTCLK low pulse width (normally = Tck/2, except when INTCLK = OSCIN, in which case it is OSCIN low pulse width)
P = clock prescaling value (=PRS; division factor = 1+P)
Wa = wait cycles on AS; = max (P, programmed wait cycles in EMR2, requested wait cycles with WAIT)
Wd = wait cycles on DS; = max (P, programmed wait cycles in WCR, requested wait cycles with WAIT)
N°
Symbol
Parameter
Value (Note)
Unit
Formula
Min. Max.
1
TsA (AS)
Address Set-up Time before AS
↑
Tck*Wa+TckH-9
23
ns
2
ThAS (A)
Address Hold Time after AS
↑
TckL-4
28
ns
3
TdAS (DR)
AS
↑ to Data Available (read)
Tck*(Wd+1)+3
65
ns
4
TwAS
AS Low Pulse Width
Tck*Wa+TckH-5
27
ns
5
TdAz (DS)
Address Float to DS
↓
00
ns
6
TwDS
DS Low Pulse Width
Tck*Wd+TckH-5
27
ns
7
TdDSR (DR)
DS
↓ to Data Valid Delay (read)
Tck*Wd+TckH+4
35
ns
8
ThDR (DS)
Data to DS
↑ Hold Time (read)
7
ns
9
TdDS (A)
DS
↑ to Address Active Delay
TckL+11
43
ns
10
TdDS (AS)
DS
↑ to AS ↓ Delay
TckL-4
28
ns
11
TsR/W (AS)
R/W Set-up Time before AS
↑
Tck*Wa+TckH-17
15
ns
12
TdDSR (R/W)
DS
↑ to R/W and Address Not Valid Delay
TckL-1
31
ns
13
TdDW (DSW)
Write Data Valid to DS
↓ Delay
-16
ns
14
TsD(DSW)
Write Data Set-up before DS
↑
Tck*Wd+TckH-16
16
ns
15
ThDS (DW)
Data Hold Time after DS
↑ (write)
TckL-3
29
ns
16
TdA (DR)
Address Valid to Data Valid Delay (read)
Tck*(Wa+Wd+1)+TckH-7
86
ns
17
TdAs (DS)
AS
↑ to DS ↓ Delay
TckL-6
26
ns
1
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