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参数资料
| 型号： | STM8AF52AATBU |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, FLASH, 24 MHz, MICROCONTROLLER, PQFP80 |
| 封装： | 14 X 14 MM, ROHS COMPLIANT, LQFP-80 |
| 文件页数： | 15/120页 |
| 文件大小： | 2236K |
| 代理商： | STM8AF52AATBU |
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STM8AF52/62xx, STM8AF51/61xx
Known limitations
Doc ID 14395 Rev 7
111/120
TTCM bit must be kept at 0 in the CAN_MCR register (time triggered communication mode
disabled).
Workaround
None.
13.7.4
beCAN transmitted data corruption
Description
The TGT bit can be set to 1 (CAN_MTSRH and CAN_MTSRL registers sent) even if the
device is not in time triggered communication mode (TTCM set to 1). This is due to the fact
that the CAN_MDLCR register reset value is undefined, causing the TGT bit to be set to 1
whatever the value of TTCM. This leads to the corruption of last two data bytes sent.
Workaround
TGT bit in CAN_MDLCR must be initialized to 0 (CAN_MTSRH and CAN_MTSRL registers
not sent).
13.7.5
be CAN read error in slow mode
Description
The read byte may be corrupted when the CPU is in slow mode and a FIFO read operation
is performed while a message transmission is ongoing. This happens because the
transmission mailboxes and the receive FIFOs share the same address/data lines for read
and write operations.
Workaround
To prevent this problem from occurring, the CPU clock must be the master clock
(CLK_CKDIVR[2:0] = 000b) when the user application starts reading the FIFO (CPU clock
divider changed to /1). After the FIFO read operation is complete, the CPU clock divider
(slow mode) could be applied again.
相关PDF资料 |
PDF描述 |
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