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参数资料
| 型号： | STP2200ABGA-100 |
| 元件分类： | 存储控制器/管理单元 |
| 英文描述： | 256M X 8, DRAM CONTROLLER, PBGA225 |
| 封装： | PLASTIC, BGA-225 |
| 文件页数： | 5/36页 |
| 文件大小： | 433K |
| 代理商： | STP2200ABGA-100 |
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13
Uniprocessor System Controller
USC
STP2200ABGA
July 1997
Signal Timing Denition
PLL Specications
PLL and Clock Distribution Circuitry
The schematic below shows the PLL scheme inside the USC.
Power Supply Filter
The PLL power should be ltered with the following part or equivalent to reduce the system noise injected
into the PLL by the system: TDK ACF321825 EMI/RFI lter.
Figure 3. Signal Timing Denition
CLK+
tCYCLE
tWH
tWL
3.0V
0.0V
CLK–
0.0V
3.0V
tE(RISE)
tE(FALL)
Input
tsu
tH
Output
tvo
VDD/2
1.5V
to
Figure 4. PLL and Clock Distribution Schematic
CLK+
BIED03T
CLK–
PLL1XSF
N
P
Z
FBIN
FBOUT
REFCLK
FBCLK1X
CLK1X
BYPASS
PLL_BYPASS
JTAG_TCK
Clock select from TAP controller
Clock
Buffers
Internal Clock
Clock
MUX
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PDF描述 |
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