参数资料
| 型号： | SY100EP196VTG TR |
| 厂商： | Micrel Inc |
| 文件页数： | 7/18页 |
| 文件大小： | 0K |
| 描述： | IC DELAY LINE 1024TAP 32-TQFP |
| 标准包装： | 1,000 |
| 系列： | 100EP, ECL Pro® |
| 标片/步级数： | 1024 |
| 功能： | 可编程 |
| 延迟到第一抽头： | 2.05ns |
| 接头增量： | 10ps |
| 可用的总延迟： | 2.05ns ~ 12.2ns |
| 独立延迟数： | 1 |
| 电源电压： | 3 V ~ 5.5 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 32-TQFP |
| 供应商设备封装： | 32-TQFP |
| 包装： | 带卷 (TR) |
| 其它名称： | SY100EP196VTGTR SY100EP196VTGTR-ND |
15
ECL Pro
SY100EP196V
Micrel, Inc.
M9999-072706
hbwhelp@micrel.com or (408) 955-1690
For best performance, use good high frequency layout
techniques, filter VCC supplies, and keep ground connections
short. Use multiple vias where possible. Also, use controlled
impedance transmission lines to interface with the
SY100EP196V data inputs and outputs.
VBB Supply
The VBB pin is an internally generated supply, and is
available for use only by the SY100EP196V. When unused,
this pin should be left unconnected. The two common uses
for VBB are to handle a single-ended PECL input, and to re-
bias inputs for AC-coupling applications.
If IN, /IN is driven by a single-ended output, VBB is used
to bias the unused input. Please refer to Figures 9. The
PECL signal driving SY100EP196V may optionally be
inverted in this case.
When the signal is AC-coupled, VBB is used, as shown
in Figure 10, to re-bias IN, /IN. This ensures that
SY100EP196V inputs are within its acceptable common
mode range.
In all cases, VBB current sinking or sourcing must be
limited to 0.5mA or less.
APPLICATIONS INFORMATION
Setting D Input Logic Thresholds
As explained earlier, in all designs where the
SY100EP196V VEE supply is at zero volts, the D inputs
may accommodate CMOS and TTL level signals, as well as
PECL or LVPECL. Figures 9 show how to connect VCF and
VEF for all possible cases.
Cascading
Two or more SY100EP196V may be cascaded, in order
to extend the range of delays permitted. Each additional
SY100EP196V adds about 2200ps to the minimum delay,
and adds another 10240ps to the delay range.
Internal cascade circuitry has been included in the
SY100EP196V. Using this internal circuitry, SY100EP196V
may be cascaded without any external gating.
Examples of cascading 2, 3, or 4 SY100EP196V appear
in Figures 10. Table 7 lists the nominal delay for all the
cases that appear in Figures 10.
IN
/IN
Q
/Q
IN
/IN
Q
FTUNE
/Q
D[9:0]
SY100EP196V
#2
#1
SETMIN
SETMAX
/CASCADE
CASCADE
D[10]
C[9:0]
C[10]
Control Word (11bits)
DAC
Figure 10a. Cascading Two SY100EP196V
IN
/IN
Q
/Q
IN
/IN
Q
/Q
SY100EP196V
#3
DAC
#2
SETMIN
SETMAX
SETMIN
SETMAX
/CASCADE
CASCADE
D[10]
C[11]
IN
/IN
Q
FTUNE
/Q
D[9:0]
SY100EP196V
#1
/CASCADE
CASCADE
D[10]
C[9:0]
C[10]
Control Word (12bits)
Figure 10b. Cascading Three SY100EP196V
相关PDF资料 |
PDF描述 |
|---|---|
| VE-B60-IU-F2 | CONVERTER MOD DC/DC 5V 200W |
| VI-2W4-MX-B1 | CONVERTER MOD DC/DC 48V 75W |
| SY100EP195VTG TR | IC DELAY LINE 1024TAP 32-TQFP |
| MS27497E16F6PD | CONN RCPT 6POS WALL MNT W/PINS |
| AD5242BR10-REEL7 | IC DGTL POT 256POS 16-SOIC T/R |
相关代理商/技术参数 |
参数描述 |
|---|---|
| SY100EP196VTI | 功能描述:IC DELAY LINE 1024TAP 32-TQFP RoHS:否 类别:集成电路 (IC) >> 时钟/计时 - 延迟线 系列:100EP, ECL Pro® 标准包装:2,500 系列:- 标片/步级数:- 功能:多个，不可编程 延迟到第一抽头:10ns 接头增量:- 可用的总延迟:10ns 独立延迟数:4 电源电压:4.75 V ~ 5.25 V 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:14-SOIC（0.154"，3.90mm 宽） 供应商设备封装:14-SOIC 包装:带卷 (TR) |
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| SY100EP210UTI | 功能描述:IC CLOCK BUFFER 1:5 3GHZ 32-TQFP RoHS:否 类别:集成电路 (IC) >> 时钟/计时 - 时钟缓冲器，驱动器 系列:100EP, Precision Edge® 标准包装:1 系列:HiPerClockS™ 类型:扇出缓冲器（分配），多路复用器 电路数:1 比率 - 输入:输出:2:18 差分 - 输入:输出:是/无 输入:CML，LVCMOS，LVPECL，LVTTL，SSTL 输出:LVCMOS，LVTTL 频率 - 最大:250MHz 电源电压:2.375 V ~ 3.465 V 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:32-LQFP 供应商设备封装:32-TQFP（7x7） 包装:- 其它名称:800-1923-6 |
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