参数资料
| 型号： | SY10EL34LZG |
| 厂商： | Micrel Inc |
| 文件页数： | 1/7页 |
| 文件大小： | 0K |
| 描述： | IC CLK GEN /2/4/8 3.3/5V 16-SOIC |
| 标准包装： | 48 |
| 系列： | 10EL, Precision Edge® |
| 类型： | 时钟发生器 |
| PLL： | 无 |
| 输入： | ECL，PECL |
| 输出： | 时钟 |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:3 |
| 差分 - 输入:输出： | 是/是 |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 3 V ~ 3.8 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 16-SOIC（0.154"，3.90mm 宽） |
| 供应商设备封装： | 16-SOIC |
| 包装： | 管件 |
| 产品目录页面： | 1086 (CN2011-ZH PDF) |
| 其它名称： | 576-2027-5 SY10EL34LZG-ND |
SY10EL34/L
SY100EL34/L
5V/3.3V
÷2, ÷4, ÷8 Clock Generation Chip
Precision Edge
Precision Edge is a registered trademark of Micrel, Inc.
Micrel Inc. 2180 Fortune Drive San Jose, CA 95131 USA tel +1 (
408) 944-0800 fax + 1 (408) 474-1000 http://www.micrel.com
December 2011
M9999-120611-I
hbwhelp@micrel.com or (408) 955-1690
General Description
The SY10/100EL34/L are low-skew ÷2, ÷4, ÷8 clock
generation chips designed explicitly for low-skew clock
generation
applications.
The
internal
dividers
are
synchronous to each other; therefore, the common output
edges are all precisely aligned. The devices can be driven
by either a differential or single-ended ECL or, if positive
power supplies are used, PECL input signal. In addition,
by using the VBB output, a sinusoidal source can be AC-
coupled into the device. If a single-ended input is to be
used, the VBB output should be connected to the CLK
input and bypassed to ground via a 0.01F capacitor. The
VBB output is designed to act as the switching reference for
the input of the EL34/L under single-ended input
conditions. As a result, this pin can only source/ sink up to
0.5mA of current.
The common enable ( EN ) is synchronous so that the
internal dividers will only be enabled/disabled when the
internal clock is already in the LOW state. This avoids any
chance of generating a runt clock pulse on the internal
clock when the device is enabled/disabled as can happen
with an asynchronous control. An internal runt pulse could
lead to losing synchronization between the internal divider
stages. The internal enable flip-flop is clocked on the
falling edge of the divider stages. The internal enable flip-
flop is clocked on the falling edge of the input clock;
therefore, all associated specification limits are referenced
to the negative edge of the clock input.
Upon start-up, the internal flip-flops will attain a random
state; the master reset (MR) input allows for the
synchronization of the internal dividers, as well as for
multiple EL34/Ls in a system.
Data sheets and support documentation can be found on
Micrel’s web site at: www.micrel.com.
Precision Edge
Features
3.3V and 5V power supply options
50ps output-to-output skew
Synchronous enable/disable
Master Reset for synchronization
Internal 75K input pull-down resistors
Available in 16-pin SOIC package
Pin Description
Pin Name
Pin Function
CLK
Differential clock inputs.
EN
Synchronous enable.
MR
Master reset.
VBB
Reference output.
Q0
Differential
÷2 outputs.
Q1
Differential
÷4 outputs.
Q2
Differential
÷8 outputs.
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PDF描述 |
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