List of Tables
vi
May 2004
SLES112
3 - 5 Power-Down Timing
39
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3 - 6 Error Recovery Timing
40
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3 - 7 Mute Timing
40
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3 - 8 HP_SEL Timing
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3-9 I2S Format 64 Fs Format
42
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3 - 10 Left Justified 64 Fs Format
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3 - 11 Right Justified 64 Fs Format
44
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4 - 1 Typical I2C Sequence
45
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4 - 2 Single Byte Write Transfer
46
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4 - 3 Multiple Byte Write Transfer
46
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4 - 4 Single Byte Read Transfer
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4 - 5 Multiple Byte Read Transfer
47
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List of Tables
Table
Title
Page
1 - 1 Serial Data Formats
9
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1 - 2 TAS5028 Audio Processing Feature Sets
11
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1 - 3 Bass and Treble Filter Selections
19
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1 - 4 Linear Gain Step Size
19
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2 - 1 Device Outputs During Reset
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2 - 2 Values Set During Reset
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2 - 3 Device Outputs During Power Down
27
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2 - 4 Device Outputs During Backend Error
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2 - 5 Description of the Channel Configuration Registers (0x05 to 0x0C)
29
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2 - 6 Recommended TAS5028 Configurations for Texas Instruments Power Stages
29
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2 - 7 Audio System Configuration (General Control Register 0xE0)
30
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2 - 8 Volume Ramp Rates in ms
31
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2 - 9 Inter-Channel Delay Default Values
31
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6 - 1 Clock Control Register
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6 - 2 General Status Register (0x01)
53
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6 - 3 Error Status Register (0X02)
53
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6 - 4 System Control Register 1
54
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6 - 5 System Control Register 2
54
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6 - 6 Channel Configuration Control Registers
54
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6 - 7 Headphone Configuration Control Register
55
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6 - 8 Serial Data Interface Control Register Format
55
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6 - 9 Soft Mute Register
56
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6 - 10 Automute Control Register
56
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6 - 11 Automute PWM Threshold and Backend Reset Period
57
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6 - 12 Modulation Index Limit Register
57
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6 - 13 Interchannel Channel Delay Registers
58
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6 - 14 Channel Offset Register
58
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6 - 15 Bank Switching Command
59
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6 - 16 Input Mixer Registers Format (0x41 – 0x48, Channels 1 - 8)
60
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6 - 17 Bass and Treble Bypass Register Format (0x89 - 0x90)
63
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6 - 18 Output Mixer Control Register Format (Upper 4 Bytes)
63
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