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参数资料
| 型号： | TMP320R2812PBKQ |
| 厂商： | Texas Instruments, Inc. |
| 元件分类： | 数字信号处理 |
| 英文描述： | TMS320R2811, TMS320R2812 Digital Signal Processors |
| 中文描述： | TMS320R2811，TMS320R2812数字信号处理器 |
| 文件页数： | 70/147页 |
| 文件大小： | 2021K |
| 代理商： | TMP320R2812PBKQ |
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Peripherals
70
June 2004
SPRS257
Table 4
7. McBSP Register Summary (Continued)
NAME
ADDRESS
0x00 78xxh
TYPE
(R/W)
RESET VALUE
(HEX)
DESCRIPTION
MULTICHANNEL CONTROL REGISTERS (CONTINUED)
R/W
0x0000
R/W
0x0000
R/W
0x0000
R/W
0x0000
R/W
0x0000
R/W
0x0000
R/W
0x0000
R/W
0x0000
FIFO MODE REGISTERS (applicable only in FIFO mode)
FIFO Data Registers
RCERE
RCERF
XCERE
XCERF
RCERG
RCERH
XCERG
XCERH
17
18
19
1A
1B
1C
1D
1E
McBSP Receive Channel Enable Register Partition E
McBSP Receive Channel Enable Register Partition F
McBSP Transmit Channel Enable Register Partition E
McBSP Transmit Channel Enable Register Partition F
McBSP Receive Channel Enable Register Partition G
McBSP Receive Channel Enable Register Partition H
McBSP Transmit Channel Enable Register Partition G
McBSP Transmit Channel Enable Register Partition H
DRR2
00
R
0x0000
McBSP Data Receive Register 2
Top of receive FIFO
Read First FIFO pointers will not advance
DRR1
01
R
0x0000
McBSP Data Receive Register 1
Top of receive FIFO
Read Second for FIFO pointers to advance
DXR2
02
W
0x0000
McBSP Data Transmit Register 2
Top of transmit FIFO
Write First FIFO pointers will not advance
DXR1
03
W
0x0000
McBSP Data Transmit Register 1
Top of transmit FIFO
Write Second for FIFO pointers to advance
FIFO Control Registers
0xA000
0x201F
0x0000
0x0000
0x0000
MFFTX
MFFRX
MFFCT
MFFINT
MFFST
20
21
22
23
24
R/W
R/W
R/W
R/W
R/W
McBSP Transmit FIFO Register
McBSP Receive FIFO Register
McBSP FIFO Control Register
McBSP FIFO Interrupt Register
McBSP FIFO Status Register
DRR2/DRR1 and DXR2/DXR1 share the same addresses of receive and transmit FIFO registers in FIFO mode.
FIFO pointers advancing is based on order of access to DRR2/DRR1 and DXR2/DXR1 registers.
4.6
Serial Communications Interface (SCI) Module
R281x devices include two serial communications interface (SCI) modules. The SCI modules support digital
communications between the CPU and other asynchronous peripherals that use the standard
non-return-to-zero (NRZ) format. The SCI receiver and transmitter are double-buffered, and each has its own
separate enable and interrupt bits. Both can be operated independently or simultaneously in the full-duplex
mode. To ensure data integrity, the SCI checks received data for break detection, parity, overrun, and framing
errors. The bit rate is programmable to over 65000 different speeds through a 16-bit baud-select register.
Features of each SCI module include:
Two external pins:
SCITXD: SCI transmit-output pin
SCIRXD: SCI receive-input pin
NOTE:
Both pins can be used as GPIO if not used for SCI.
A
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PDF描述 |
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| TMP35FSZ-REEL | 制造商:Analog Devices 功能描述:TEMP SENSOR ANLG SERL 8SOIC N - Tape and Reel |
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