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参数资料
| 型号： | TSC21020F-20SBSL2 |
| 英文描述： | IC CYCLONE III FPGA 40K 484 UBGA |
| 中文描述： | 数字信号处理器| 32位|的CMOS | RAD数据通信硬| QFL | 256PIN |陶瓷 |
| 文件页数： | 31/51页 |
| 文件大小： | 763K |
| 代理商： | TSC21020F-20SBSL2 |
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31
TSC21020F
4153F
–
AERO
–
06/03
Clock Signal
Figure 3.
Clock
Reset
Parameter
20 MHz
Unit
Min
Max
T
CK
CLKIN Period
50
150
ns
t
CKH
CLKIN Width High
10
ns
t
CKL
CLKIN Width Low
10
ns
Parameter
20 MHz
Frequency
Dependency
(1)
Unit
Min
Max
Min
Max
t
WRST
(2)
RESET Width Low
200
4t
CK
ns
t
SRST
before CLKIN High
(3)
RESET Setup
29
50
29 + DT/2
30
ns
Notes:
1. DT = t
CK
- 50 ns
2. Applies after the power-up sequence is complete. At power up, the Internal Phase
Locked Loop requires no more than 1000CLKIN cycles while RESET is low, assum-
ing stable V
DD
and CLKIN (not including clock oscillator start-up time).
3. Specification only applies in cases where multiple TSC21020F processors are
required to execute in program counter lock-step (all processors start execution at
location 8 in the same cycle). See the Hardware Configuration chapter of the
ADSP-21020 User’s Manual from Analog Devices
for reset sequence information.
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
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