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参数资料
| 型号： | UPB1009K-A |
| 厂商： | CEL |
| 文件页数： | 12/28页 |
| 文件大小： | 0K |
| 描述： | IC GPS RECEIVER LP 44-QFN |
| 标准包装： | 1 |
| 频率： | 1575.42MHz |
| 调制或协议： | GPS |
| 应用： | GPS 接收器 |
| 电流 - 接收： | 26mA |
| 数据接口： | PCB，表面贴装 |
| 天线连接器： | PCB，表面贴装 |
| 电源电压： | 2.7 V ~ 3.3 V |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 44-VFQFN |
| 供应商设备封装： | 44-QFN（8x8） |
| 包装： | 散装 |
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UPB1009K
ELECTRICAL
CHARACTERISTICS (T A = +25 ° C, V C C = 3.0 V)
Parameter
Symbol
Test Conditions
MIN.
TYP.
MAX.
Unit
Rest current of overall IC in each
mode
Rest status without input signal, including sampling clock.
MS1 = L, MS2 = L
Sleep mode Note
Warm-up mode
Calibration mode
Active mode
I s
I w
I c
I a
PD1 = L, PD2 = L
PD1 = H, PD2 = L
PD1 = H, PD2 = H
PD1 = L, PD2 = H
1.3
10.5
18.0
22.1
2.2
13.0
22.0
26.0
3.5
15.5
25.3
30.0
mA
mA
mA
mA
Rest current of PLL block in each
clock mode
Current of PLL block. Overall current in calibration mode and active mode increases from that in
basic mode (MS1 = L, MS2 = L). PD1 = H, PD2 = L.
Current when 1/100 divider is used
Current when 256/3 divider is used
Current when 1024/9 divider is used
Current when 4096/65 divider is
I w1
I w2
I w3
I w4
MS1 = L, MS2 = L
MS1 = L, MS2 = H
MS1 = H, MS2 = L
MS1 = H, MS2 = H
5.3
9.7
10.2
10.4
6.5
11.3
12.1
12.3
7.6
12.6
13.5
13.9
mA
mA
mA
mA
used
Maximum mode control pin current
6 pin
12 pin
36 pin
37 pin
MS1
MS2
PD1
PD2
H application
L application
H application
L application
H application
L application
H application
L application
?
? 20
?
? 20
?
? 1
?
? 1
?
?
?
?
?
?
?
?
20
?
20
?
1
?
1
?
μ A
μ A
μ A
μ A
μ A
μ A
μ A
μ A
<Pre-amplifier>
f RFin = 1 575.42 MHz
Circuit Current 1
Power Gain
Noise Figure
I CC1
G LNA
NF LNA
No Signals, 1-pin current
P RFin = ? 40 dBm
f RFin = 1 575 MHz
1.9
12.5
?
2.3
15.0
3.0
2.7
17.5
3.5
mA
dB
dB
Saturated Output Power
P O(SAT)LNA P RFin = ? 10 dBm
? 4.0
? 2.7
?
dBm
Input 1dB Compression Level
Input 3rd Order Intercept Point
Input Inpedance
P LNA ? 1
IIP 3LNA
Z inLNA
f RFin = 1 575.42 MHz
f RFin = 1 575.42 MHz, 1 576.42 MHz
Calculated from S-parameter where input
? 25
? 12
?
? 21.8
? 9.5
11.2 ?
?
?
?
dBm
dBm
Ω
DC cut capacitance = 1 nF, output load L =
j21.5
Output Inpedance
Z outLNA
100 n, and DC cut capacitance = 1 nF
?
16.4 ?
?
Ω
j136.6
N o t e Most of the current flows into the ADC ladder resistor (V DD ana ? GNDana) in the sleep mode, and the sleep mode
current between other V CC (V DD ) and GND is 10 μ A maximum.
12
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PDF描述 |
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参数描述 |
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