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参数资料
| 型号： | UPD720101F1-EA8-A |
| 厂商： | Renesas Electronics America |
| 文件页数： | 18/38页 |
| 文件大小： | 0K |
| 描述： | HOST CTLR USB 2.0 144-FBGA |
| 标准包装： | 100 |
| 控制器类型： | USB 外设控制器 |
| 接口： | PCI |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 144-LFBGA |
| 供应商设备封装： | 144-FBGA（12x12） |
| 包装： | 托盘 |
| 其它名称： | 972-1002 |
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Data Sheet S16265EJ5V0DS
23
PD720101
USB interface block
(1/2)
Parameter
Symbol
Conditions
Min.
Max.
Unit
Low-speed Source Electrical Characteristics
Rise time (10 to 90%)
tLR
CL = 200 to 600 pF,
RS = 36
75
300
ns
Fall time (90 to 10%)
tLF
CL = 200 to 600 pF,
RS = 36
75
300
ns
Differential rise and fall time matching
tLRFM
(tLR/tLF)
80
125
%
Low-speed data rate
tLDRATHS
Average bit rate
1.49925
1.50075
Mbps
Source jitter total (including frequency
tolerance):
To next transition
For paired transitions
tDDJ1
tDDJ2
25
14
+25
+14
ns
Source jitter for differential transition to
SE0 transition
tLDEOP
40
+100
ns
Receiver jitter:
To next transition
For paired transitions
tUJR1
tUJR2
152
200
+152
+200
ns
Source SE0 interval of EOP
tLEOPT
1.25
1.50
s
Receiver SE0 interval of EOP
tLEOPR
670
ns
Width of SE0 interval during differential
transition
tFST
210
ns
Full-speed Source Electrical Characteristics
Rise time (10 to 90%)
tFR
CL = 50 pF,
RS = 36
4
20
ns
Fall time (90 to 10%)
tFF
CL = 50 pF,
RS = 36
4
20
ns
Differential rise and fall time matching
tFRFM
(tFR/tFF)
90
111.11
%
Full-speed data rate
tFDRATHS
Average bit rate
11.9940
12.0060
Mbps
Frame interval
tFRAME
0.9995
1.0005
ms
Consecutive frame interval jitter
tRFI
No clock adjustment
42
ns
Source jitter total (including frequency
tolerance):
To next transition
For paired transitions
tDJ1
tDJ2
3.5
4.0
+3.5
+4.0
ns
Source jitter for differential transition to
SE0 transition
tFDEOP
2
+5
ns
Receiver jitter:
To next transition
For paired transitions
tJR1
tJR2
18.5
9
+18.5
+9
ns
Source SE0 interval of EOP
tFEOPT
160
175
ns
Receiver SE0 interval of EOP
tFEOPR
82
ns
Width of SE0 interval during differential
transition
tFST
14
ns
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