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参数资料
| 型号： | UPD720102GC-YEB-A |
| 厂商： | Renesas Electronics America |
| 文件页数： | 17/38页 |
| 文件大小： | 0K |
| 描述： | IC HOST CTLR USB2.0 3-PORTS QFP |
| 标准包装： | 100 |
| 控制器类型： | USB 2.0 控制器 |
| 接口： | PCI |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | -20°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 120-TQFP |
| 供应商设备封装： | 120-TQFP（14x14） |
| 包装： | 托盘 |
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Data Sheet S17998EJ4V0DS
22
μPD720102
AC Characteristics (VDD = 3.135 to 3.465 V, TA =
20 to +70°C)
System clock ratings
Parameter
Symbol
Condition
Min.
Typ.
Max.
Unit
Crystal
500
ppm
30
+500
ppm
MHz
Clock frequency
fCLK
Oscillator block
500
ppm
48
+500
ppm
MHz
Clock duty cycle
tDUTY
40
50
60
%
Remarks 1. Recommended accuracy of clock frequency is
± 100 ppm.
2. Required accuracy of crystal or oscillator block is including initial frequency accuracy, the spread of
crystal capacitor loading, supply voltage, temperature, and aging, etc.
PCI interface block
Parameter
Symbol
Condition
Min.
Max.
Unit
PCI clock cycle time
tcyc
30
33
ns
PCI clock pulse, high-level width
thigh
11
ns
PCI clock pulse, low-level width
tlow
11
ns
PCI clock, rise slew rate
Scr
0.2VDD to 0.6VDD
1
4
V/ns
PCI clock, fall slew rate
Scf
0.2VDD to 0.6VDD
1
4
V/ns
PCI reset active time (vs. power supply stability)
trst
1
ms
PCI reset active time (vs. CLK start)
trst-clk
100
μs
Output float delay time (vs. RST0
↓)
trst-off
40
ns
PCI reset rise slew rate
Srr
50
mV/ns
PCI bus signal output time (vs. PCLK
↑)
tval
2
11
ns
PCI point-to-point signal output time (vs. PCLK
↑)
tval (ptp)
REQ0
2
12
ns
Output delay time (vs. PCLK
↑)
ton
2
ns
Output float delay time (vs. PCLK
↑)
toff
28
ns
Input setup time (vs. PCLK
↑)
tsu
7
ns
Point-to-point input setup time (vs. PCLK
↑)
tsu (ptp)
GNT0
10
ns
Input hold time
th
0
ns
<R>
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