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参数资料
| 型号： | UPD780021AYCW-XXX |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, 8.38 MHz, MICROCONTROLLER, PDIP64 |
| 封装： | 0.750 INCH, PLASTIC, SDIP-64 |
| 文件页数： | 63/96页 |
| 文件大小： | 723K |
| 代理商： | UPD780021AYCW-XXX |
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PD780021A, 780022A, 780023A, 780024A, 780021AY, 780022AY, 780023AY, 780024AY
Data Sheet U14042EJ4V0DS
(3/3)
(2) Read/Write Operation (TA = –40 to +85
°C, VDD = 1.8 to 2.7 V)
Parameter
Symbol
Conditions
MIN.
MAX.
Unit
ASTB high-level width
tASTH
0.3tCY
ns
Address setup time
tADS
120
ns
Address hold time
tADH
20
ns
Input time from address to data
tADD1
(2 + 2n)tCY – 233
ns
tADD2
(3 + 2n)tCY – 240
ns
Output time from RD
↓ to address
tRDAD
0
400
ns
Input time from RD
↓ to data
tRDD1
(2 + 2n)tCY – 325
ns
tRDD2
(3 + 2n)tCY – 332
ns
Read data hold time
tRDH
0ns
RD low-level width
tRDL1
(1.5 + 2n)tCY – 92
ns
tRDL2
(2.5 + 2n)tCY – 92
ns
Input time from RD
↓ to WAIT↓
tRDWT1
tCY – 350
ns
tRDWT2
tCY – 132
ns
Input time from WR
↓ to WAIT↓
tWRWT
tCY – 100
ns
WAIT low-level width
tWTL
(0.5 + 2n)tCY + 10
(2 + 2n)tCY
ns
Write data setup time
tWDS
60
ns
Write data hold time
tWDH
20
ns
WR low-level width
tWRL1
(1.5 + 2n)tCY – 60
ns
Delay time from ASTB
↓ to RD↓
tASTRD
20
ns
Delay time from ASTB
↓ to WR↓
tASTWR
2tCY – 60
ns
Delay time from
tRDAST
0.8tCY – 60
1.2tCY
ns
RD
↑ to ASTB↑ at external fetch
Hold time from
tRDADH
0.8tCY – 60
1.2tCY + 120
ns
RD
↑ to address at external fetch
Write data output time from RD
↑
tRDWD
40
ns
Write data output time from WR
↓
tWRWD
40
240
ns
Hold time from WR
↑ to address
tWRADH
0.8tCY – 60
1.2tCY + 120
ns
Delay time from WAIT
↑ to RD↑
tWTRD
0.5tCY
2.5tCY + 100
ns
Delay time from WAIT
↑ to WR↑
tWTWR
0.5tCY
2.5tCY + 100
ns
Caution
TCY can only be used when the MIN. value is 1.6
s.
Remarks
1.
tCY = TCY/4
2.
n indicates the number of waits.
3.
CL = 100 pF (CL indicates the load capacitance of the AD0 to AD7, AD8 to AD15, RD, WR, WAIT,
and ASTB pins.)
相关PDF资料 |
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