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参数资料
| 型号： | W83627UHG |
| 厂商： | Nuvoton Technology Corporation of America |
| 文件页数： | 31/240页 |
| 文件大小： | 0K |
| 描述： | IC I/O CONTROLLER 128-QFP |
| 标准包装： | 66 |
| 应用： | PC，PDA |
| 接口： | LPC |
| 电源电压： | 3.3V，5V |
| 封装/外壳： | 128-XFQFN |
| 供应商设备封装： | 128-QFP（14x20） |
| 包装： | 管件 |
| 安装类型： | 表面贴装 |
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W83627UHG
Publication Release Date: March 24, 2008
-111-
Revision 1.44
BIT
DESCRIPTION
6
RI (Ring Indicator).
This bit is the inverse of the RI# input and is equivalent to bit 2 of
HCR in Loopback mode.
5
DSR (Data Set Ready).
This bit is the inverse of the DSR# input and is equivalent to bit 0
of HCR in Loopback mode.
4
CTS (Clear to Send).
This bit is the inverse of the CTS# input and is equivalent to bit 1 of
HCR in Loopback mode.
3
TDCD (DCD# Toggling).
This bit indicates that the state of the DCD# pin has changed
after HSR is read by the CPU.
2
FERI (RI Falling Edge).
This bit indicates that the RI# pin has changed from low to high
after HSR is read by the CPU.
1
TDSR (DSR# Toggling).
This bit indicates that the state of the DSR# pin has changed
after HSR is read by the CPU.
0
TCTS (CTS# Toggling).
This bit indicates that the state of the CTS# pin has changed
after HSR is read by the CPU.
10.2.5 This register is used to control the FIFO functions of the UART
BIT
7
6
5
4
3
2
1
0
NAME
MSB
LSB
RESERVED
DMA
MODE
SELECT
TRANSMITTER
FIFO RESET
RECEIVER
FIFO
RESET
FIFO
ENABLE
DEFAULT
0
NA
0
BIT
DESCRIPTION
7
MSB (RX Interrupt Active Level).
6
LSB (RX Interrupt Active Level).
These two bits are used to set the active
level of the receiver FIFO interrupt. The
active level is the number of bytes that
must be in the receiver FIFO to generate
an interrupt.
5-4
RESERVED.
3
DMS MODE SELECT.
When this bit is set to logic 1, DMA mode changes from mode 0 to
mode 1 if UFR bit 0 = 1.
2
TRANSMITTER FIFO RESET.
Setting this bit to logic 1 resets the TX FIFO counter logic
to its initial state. This bit is automatically cleared afterwards.
1
RECEIVER FIFO RESET.
Setting this bit to logic 1 resets the RX FIFO counter logic to its
initial state. This bit is automatically cleared afterwards.
0
FIFO ENABLE.
This bit enables 16550 (FIFO) mode. This bit should be set to logic 1
before other UFR bits are programmed.
BIT 7
BIT 6
RX FIFO INTERRUPT ACTIVE LEVEL (BYTES)
0
01
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参数描述 |
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