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参数资料
| 型号： | WBLXT9785HEC2VSE001 |
| 厂商： | CORTINA SYSTEMS INC |
| 元件分类： | 网络接口 |
| 英文描述： | DATACOM, INTERFACE CIRCUIT, PQFP208 |
| 封装： | ROHS COMPLIANT, PLASTIC, QFP-208 |
| 文件页数： | 95/221页 |
| 文件大小： | 3113K |
| 代理商： | WBLXT9785HEC2VSE001 |
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Page 184
Cortina Systems LXT9785 and LXT9785E Advanced 8-Port 10/100 Mbps PHY Transceivers
LXT9785/LXT9785E
Datasheet
249241, Revision 11.0
16 April 2007
6.0 Test Specifications
Table 73
RMII - 100BASE-TX Receive Timing Parameters
Parameter
Sym
Min
Typ1
Max
Units
Test
Conditions
RxData<1:0>, CRS_DV, RXER setup to REFCLK
rising edge3
t1
4
–
14
ns
–
RxData<1:0>, CRS_DV, RXER hold from REFCLK
rising edge3
t2
2
–
14
ns
–
Receive start of /J/ to CRS_DV asserted
t3
–
16
21
BT2
–
Receive start of /T/ to CRS_DV de-asserted
t4
–
20
27
BT2
–
1. Typical values are at 25 °C and are for design aid only; not guaranteed and not subject to production
testing.
2. “BT” signifies bit times at the line rate (that is, BT = 100 ns if using 10BASE-T, BT = 10 ns if using
100BASE-TX or 100BASE-FX).
3. Values and conditions from RMII Specification, Rev. 1.2.
Note:
The table latency values are derived with the hardware configuration pins FIFOSEL[1:0] set at a
default configuration of 00 (32 bits of initial fill).
Figure 52
RMII - 100BASE-TX Transmit Timing
Table 74
RMII - 100BASE-TX Transmit Timing Parameters
Parameter
Sym
Min
Typ1
Max
Units
Test
Conditions
TxData<1:0>/TxEN setup to REFCLK rising
edge
t1
4
–
ns
–
TxData<1:0>/TxEN hold from REFCLK rising
edge
t2
2
–
ns
–
TxEN sampled to TPFO out (Tx latency)
t3
–
12
17
BT2
–
1. Typical values are at 25 °C and are for design aid only; not guaranteed and not subject to production
testing.
2. “BT” signifies bit times at the line rate (that is, BT = 100 ns if using 10BASE-T, BT = 10 ns if using
100BASE-TX or 100BASE-FX).
Note:
The table latency values are derived with the hardware configuration pins FIFOSEL[1:0] set at a
default configuration of 00 (32 bits of initial fill).
REFCLK
TxData(1:0)
TPFO
t3
t1
t2
TxEN
t1
t2
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PDF描述 |
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