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参数资料
| 型号： | WED3DL644V8BC |
| 厂商： | WHITE ELECTRONIC DESIGNS CORP |
| 元件分类： | DRAM |
| 英文描述： | 4M X 64 SYNCHRONOUS DRAM, 6 ns, PBGA153 |
| 封装： | 17 X 23 MM, BGA-153 |
| 文件页数： | 8/28页 |
| 文件大小： | 918K |
| 代理商： | WED3DL644V8BC |
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16
White Electronic Designs Corporation (602) 437-1520 www.wedc.com
White Electronic Designs
WED3DL644V
August 2005
Rev. 6
FIG. 7 PAGE READ CYCLE AT DIFFERENT BANK @BURST LENGTH=4
RAS#
CAS#
ADDR
BA
DQM
A10/AP
CKE
CLOCK
CE#
CAc
CBd
CAe
RBb
CAa
RAa
CL = 2
DQ
Read
(A-Bank)
Read
(A-Bank)
Read
(B-Bank)
Row Active
(B-Bank)
Read
(B-Bank)
Precharge
(A-Bank)
Read
(A-Bank)
Row Active
(A-Bank)
WE#
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
HIGH
RAa
QAa2
QAa3
QBb0
QBb1
QBb2
QBb3
QAc0
QAc1
QBd0
QBd1 QAe0
QAe1
CL = 3
QAa2
QAa3
QAa0
QAa1
QAa0
QAa1
QBb0
QBb1
QBb3
QBb2
QAc0
QAc1
QBd0 QBd1
QAe0
QAe1
DON'T CARE
CBb
Note 2
Note 1
RBb
NOTES:
1.
CE# can be don't care when RAS#, CAS# and WE# are high at the clock high going edge.
2.
To interrupt a burst read by row precharge, both the read and the precharge banks must be the same.
相关PDF资料 |
PDF描述 |
|---|---|
| WED3EG6432S262D3C | 32M X 64 DDR DRAM MODULE, 0.75 ns, DMA184 |
| WED3EG6432S202D3C | 32M X 64 DDR DRAM MODULE, 0.75 ns, DMA184 |
| WED3EG7218S262D3 | 16M X 72 DDR DRAM MODULE, 0.75 ns, DMA184 |
| WED3EG7218S262JD3 | 16M X 72 DDR DRAM MODULE, 0.75 ns, DMA184 |
| WED3EG7232S202D3G | 32M X 72 DDR DRAM MODULE, 0.75 ns, DMA184 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| WED3DL644V8BI | 制造商:WEDC 制造商全称:White Electronic Designs Corporation 功能描述:4Mx64 SDRAM |
| WED3DL644V-BC | 制造商:未知厂家 制造商全称:未知厂家 功能描述:SDRAM MCP |
| WED3EG6417S202D4 | 制造商:WEDC 制造商全称:White Electronic Designs Corporation 功能描述:128MB - 16Mx64 DDR SDRAM UNBUFFERED |
| WED3EG6417S262D4 | 制造商:WEDC 制造商全称:White Electronic Designs Corporation 功能描述:128MB - 16Mx64 DDR SDRAM UNBUFFERED |
| WED3EG6417S265D4 | 制造商:WEDC 制造商全称:White Electronic Designs Corporation 功能描述:128MB - 16Mx64 DDR SDRAM UNBUFFERED |
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