参数资料
| 型号： | XA3S250E-4CPG132I |
| 厂商： | Xilinx Inc |
| 文件页数： | 24/37页 |
| 文件大小： | 0K |
| 描述： | IC FPGA SPARTAN-3E 250K 132CSBGA |
| 标准包装： | 360 |
| 系列： | Spartan®-3E XA |
| LAB/CLB数： | 612 |
| 逻辑元件/单元数： | 5508 |
| RAM 位总计： | 221184 |
| 输入/输出数： | 92 |
| 门数： | 250000 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 132-TFBGA，CSPBGA |
| 供应商设备封装： | 132-CSPBGA（8x8） |
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DS635 (v2.0) September 9, 2009
Product Specification
30
R
Configuration Clock (CCLK) Characteristics
Table 34: Master Mode CCLK Output Period by ConfigRate Option Setting
Symbol
Description
ConfigRate
Setting
Temperature
Range
Minimum
Maximum
Units
TCCLK1
CCLK clock period by
ConfigRate setting
1
(power-on value
and default value)
I-Grade
Q-Grade
485
1,250
ns
TCCLK3
3
I-Grade
Q-Grade
242
625
ns
TCCLK6
6
I-Grade
Q-Grade
121
313
ns
TCCLK12
12
I-Grade
Q-Grade
60.6
157
ns
TCCLK25
25
I-Grade
Q-Grade
30.3
78.2
ns
TCCLK50
50
I-Grade
Q-Grade
15.1
39.1
ns
Notes:
1.
Set the ConfigRate option value when generating a configuration bitstream. See Bitstream Generator (BitGen) Options in DS312, Module 2.
Table 35: Master Mode CCLK Output Frequency by ConfigRate Option Setting
Symbol
Description
ConfigRate
Setting
Temperature
Range
Minimum
Maximum
Units
FCCLK1
Equivalent CCLK clock
frequency by ConfigRate
setting
1
(power-on value
and default value)
I-Grade
Q-Grade
0.8
2.1
MHz
FCCLK3
3
I-Grade
Q-Grade
1.6
4.2
MHz
FCCLK6
6
I-Grade
Q-Grade
3.2
8.3
MHz
FCCLK12
12
I-Grade
Q-Grade
6.4
16.5
MHz
FCCLK25
25
I-Grade
Q-Grade
12.8
33.0
MHz
FCCLK50
50
I-Grade
Q-Grade
25.6
66.0
MHz
Table 36: Master Mode CCLK Output Minimum Low and High Time
Symbol
Description
ConfigRate Setting
Units
13
6
12
25
50
TMCCL,
TMCCH
Master mode CCLK minimum
Low and High time
I-Grade
Q-Grade
235
117
58
29.3
14.5
7.3
ns
Table 37: Slave Mode CCLK Input Low and High Time
Symbol
Description
Min
Max
Units
TSCCL,
TSCCH
CCLK Low and High time
5
∞
ns
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PDF描述 |
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