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参数资料
型号： XA3SD1800A-4CSG484I
厂商： Xilinx Inc
文件页数： 47/58页
文件大小： 0K
描述： SPARTAN-3ADSP FPGA 1800K 484CSBG
产品培训模块： Extended Spartan 3A FPGA Family
标准包装： 84
系列： Spartan®-3A DSP XA
LAB/CLB数： 4160
逻辑元件/单元数： 37440
RAM 位总计： 1548288
输入/输出数： 309
门数： 1800000
电源电压： 1.14 V ~ 1.26 V
安装类型： 表面贴装
工作温度： -40°C ~ 100°C
封装/外壳： 484-FBGA，CSPBGA
供应商设备封装： 484-CSPBGA
配用： 122-1574-ND - KIT DEVELOPMENT SPARTAN 3ADSP
XA Spartan-3A DSP Automotive FPGA Family Data Sheet
DS705 (v2.0) April 18, 2011
www.xilinx.com
Product Specification
51
Slave Serial Mode Timing
X-Ref Target - Figure 12
Figure 12: Waveforms for Slave Serial Configuration
Table 51: Timing for the Slave Serial Configuration Modes
Symbol
Description
Min
Max
Units
Clock-to-Output Times
TCCO
The time from the falling transition on the CCLK pin to data appearing at the DOUT pin
1.5
10
ns
Setup Times
TDCC
The time from the setup of data at the DIN pin to the rising transition at the CCLK pin
7
–ns
Hold Times
TCCD
The time from the rising transition at the CCLK pin to the point when data is last held at
the DIN pin
1.0
–ns
Clock Timing
TCCH
High pulse width at the CCLK input pin
See Table 50
TCCL
Low pulse width at the CCLK input pin
See Table 50
FCCSER
Frequency of the clock signal at the CCLK
input pin
No bitstream compression
0
100
MHz
With bitstream compression
0
100
MHz
Notes:
1.
The numbers in this table are based on the operating conditions set forth in Table 8.
2.
For serial configuration with a daisy-chain of multiple FPGAs, the maximum limit is 25 MHz.
DS705_12_041311
Bit 0
Bit 1
Bit n
Bit n+1
Bit n-64
Bit n-63
1/F
CCSER
T
SCCL
T
DCC
T
CCD
T
SCCH
T
CCO
PROG_B
(Input)
DIN
(Input)
DOUT
(Output)
(Open-Drain)
INIT_B
(Input)
CCLK
T
MCCL
T
MCCH
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