参数资料
| 型号： | XC2S30-6CS144C |
| 厂商： | Xilinx Inc |
| 文件页数： | 64/99页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 2.5V C-TEMP 144-CSBGA |
| 标准包装： | 198 |
| 系列： | Spartan®-II |
| LAB/CLB数： | 216 |
| 逻辑元件/单元数： | 972 |
| RAM 位总计： | 24576 |
| 输入/输出数： | 92 |
| 门数： | 30000 |
| 电源电压： | 2.375 V ~ 2.625 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 144-TFBGA，CSPBGA |
| 供应商设备封装： | 144-LCSBGA（12x12） |
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Spartan-II FPGA Family: DC and Switching Characteristics
DS001-3 (v2.8) June 13, 2008
Module 3 of 4
Product Specification
67
R
Block RAM Switching Characteristics
TBUF Switching Characteristics
JTAG Test Access Port Switching Characteristics
Symbol
Description
Speed Grade
Units
-6
-5
MinMax
Sequential Delays
TBCKO
Clock CLK to DOUT output
-
3.4
-
4.0
ns
Setup/Hold Times with Respect to Clock CLK(1)
TBACK / TBCKA
ADDR inputs
1.4 / 0
-
1.4 / 0
-
ns
TBDCK/ TBCKD
DIN inputs
1.4 / 0
-
1.4 / 0
-
ns
TBECK/ TBCKE
EN inputs
2.9 / 0
-
3.2 / 0
-
ns
TBRCK/ TBCKR
RST input
2.7 / 0
-
2.9 / 0
-
ns
TBWCK/ TBCKW
WEN input
2.6 / 0
-
2.8 / 0
-
ns
Clock CLK
TBPWH
Minimum pulse width, High
-
1.9
-
1.9
ns
TBPWL
Minimum pulse width, Low
-
1.9
-
1.9
ns
TBCCS
CLKA -> CLKB setup time for different ports
-
3.0
-
4.0
ns
Notes:
1.
A zero hold time listing indicates no hold time or a negative hold time.
Symbol
Description
Speed Grade
Units
-6
-5
Max
Combinatorial Delays
TIO
IN input to OUT output
0
ns
TOFF
TRI input to OUT output high impedance
0.1
0.2
ns
TON
TRI input to valid data on OUT output
0.1
0.2
ns
Symbol
Description
Speed Grade
Units
-6
-5
Min
Max
Min
Max
Setup and Hold Times with Respect to TCK
TTAPTCK / TTCKTAP
TMS and TDI setup and hold times
4.0 / 2.0
-
4.0 / 2.0
-
ns
Sequential Delays
TTCKTDO
Output delay from clock TCK to output TDO
-
11.0
-
11.0
ns
FTCK
Maximum TCK clock frequency
-
33
-
33
MHz
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PDF描述 |
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