参数资料
| 型号： | XC2S50-5PQ208I |
| 厂商： | Xilinx Inc |
| 文件页数： | 41/99页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 2.5V I-TEMP 208-PQFP |
| 标准包装： | 24 |
| 系列： | Spartan®-II |
| LAB/CLB数： | 384 |
| 逻辑元件/单元数： | 1728 |
| RAM 位总计： | 32768 |
| 输入/输出数： | 140 |
| 门数： | 50000 |
| 电源电压： | 2.375 V ~ 2.625 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 208-BFQFP |
| 供应商设备封装： | 208-PQFP（28x28） |
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Spartan-II FPGA Family: Functional Description
DS001-2 (v2.8) June 13, 2008
Module 2 of 4
Product Specification
46
R
SSTL3 Class I
A sample circuit illustrating a valid termination technique for
SSTL3_I appears in Figure 47. DC voltage specifications
Specifications" in Module 3 for the actual FPGA
characteristics.
SSTL3 Class II
A sample circuit illustrating a valid termination technique for
SSTL3_II appears in Figure 48. DC voltage specifications
Specifications" in Module 3 for the actual FPGA
characteristics.
Figure 47: Terminated SSTL3 Class I
Table 25: SSTL3_I Voltage Specifications
Parameter
Min
Typ
Max
VCCO
3.0
3.3
3.6
VREF = 0.45 × VCCO
1.3
1.5
1.7
VTT = VREF
1.3
1.5
1.7
VIH ≥ VREF + 0.2
1.5
1.7
3.9(1)
VIL ≤ VREF – 0.2
–0.3(2)
1.3
1.5
VOH ≥ VREF + 0.6
1.9
-
VOL ≤ VREF – 0.6
-
1.1
IOH at VOH (mA)
–8
-
IOL at VOL (mA)
8
-
Notes:
1.
VIH maximum is VCCO + 0.3.
2.
VIL minimum does not conform to the formula.
VREF = 1.5V
VCCO = 3.3V
50
Ω
Z = 50
SSTL3 Class I
DS001_47_061200
VTT = 1.5V
25
Ω
Figure 48: Terminated SSTL3 Class II
Table 26: SSTL3_II Voltage Specifications
Parameter
Min
Typ
Max
VCCO
3.0
3.3
3.6
VREF = 0.45 × VCCO
1.3
1.5
1.7
VTT = VREF
1.3
1.5
1.7
VIH ≥ VREF + 0.2
1.5
1.7
3.9(1)
VIL ≤ VREF – 0.2
–0.3(2)
1.3
1.5
VOH ≥ VREF + 0.8
2.1
-
VOL ≤ VREF – 0.8
-
0.9
IOH at VOH (mA)
–16
-
IOL at VOL (mA)
16
-
Notes:
1.
VIH maximum is VCCO + 0.3
2.
VIL minimum does not conform to the formula
VREF = 1.5V
VCCO = 3.3V
50
Ω
Z = 50
SSTL3 Class II
DS001_48_061200
VTT = 1.5V
50
Ω
VTT = 1.5V
25
Ω
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