参数资料
| 型号： | XC3S1500-5FGG456C |
| 厂商： | Xilinx Inc |
| 文件页数： | 113/272页 |
| 文件大小： | 0K |
| 描述： | SPARTAN-3A FPGA 1.5M 456-FBGA |
| 产品培训模块： | Extended Spartan 3A FPGA Family |
| 标准包装： | 60 |
| 系列： | Spartan®-3 |
| LAB/CLB数： | 3328 |
| 逻辑元件/单元数： | 29952 |
| RAM 位总计： | 589824 |
| 输入/输出数： | 333 |
| 门数： | 1500000 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 456-BBGA |
| 供应商设备封装： | 456-FBGA |
| 配用： | NANO-SPARTAN-ND - KIT NANOBOARD AND SPARTAN3 DC 807-1001-ND - DAUGHTER CARD XILINX SPARTAN 3 |
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Spartan-3 FPGA Family: Functional Description
DS099 (v3.1) June 27, 2013
Product Specification
20
In contrast, the 144-pin Thin Quad Flat Pack (TQ144) package and the 132-pin Chip-Scale Package (CP132) tie VCCO
together internally for the pair of banks on each side of the device. For example, the VCCO Bank 0 and the VCCO Bank 1 lines
are tied together. The interconnected bank-pairs are 0/1, 2/3, 4/5, and 6/7. As a result, Spartan-3 devices in the CP132 and
TQ144 packages support four independent VCCO supplies.
Note: The CP132 package is discontinued. See http://www.xilinx.com/support/documentation /spartan-3_customer_notices.htm.
Spartan-3 FPGA Compatibility
Within the Spartan-3 family, all devices are pin-compatible by package. When the need for future logic resources outgrows
the capacity of the Spartan-3 device in current use, a larger device in the same package can serve as a direct replacement.
Larger devices may add extra VREF and VCCO lines to support a greater number of I/Os. In the larger device, more pins can
convert from user I/Os to VREF lines. Also, additional VCCO lines are bonded out to pins that were “not connected” in the
smaller device. Thus, it is important to plan for future upgrades at the time of the board’s initial design by laying out
connections to the extra pins.
The Spartan-3 family is not pin-compatible with any previous Xilinx FPGA family or with other platforms among the
Spartan-3 Generation FPGAs.
Rules Concerning Banks
When assigning I/Os to banks, it is important to follow the following VCCO rules:
Leave no VCCO pins unconnected on the FPGA.
Set all VCCO lines associated with the (interconnected) bank to the same voltage level.
The VCCO levels used by all standards assigned to the I/Os of the (interconnected) bank(s) must agree. The Xilinx
development software checks for this. Tables 8, 9, and 10 describe how different standards use the VCCO supply.
Only one of the following standards is allowed on outputs per bank: LVDS, LDT, LVDS_EXT, or RSDS. This restriction is
for the eight banks in each device, even if the VCCO levels are shared across banks, as in the CP132 and TQ144
packages.
If none of the standards assigned to the I/Os of the (interconnected) bank(s) uses VCCO, tie all associated VCCO lines to
2.5V.
In general, apply 2.5V to VCCO Bank 4 from power-on to the end of configuration. Apply the same voltage to VCCO Bank
5 during parallel configuration or a Readback operation. For information on how to program the FPGA using 3.3V
signals and power, see the 3.3V-Tolerant Configuration Interface section.
If any of the standards assigned to the Inputs of the bank use VREF, then observe the following additional rules:
Connect all VREF pins within the bank to the same voltage level.
The VREF levels used by all standards assigned to the Inputs of the bank must agree. The Xilinx development software
If none of the standards assigned to the Inputs of a bank use VREF for biasing input switching thresholds, all associated VREF
pins function as User I/Os.
Exceptions to Banks Supporting I/O Standards
Bank 5 of any Spartan-3 device in a VQ100, CP132, or TQ144 package does not support DCI signal standards. In this case,
bank 5 has neither VRN nor VRP pins.
Furthermore, banks 4 and 5 of any Spartan-3 device in a VQ100 package do not support signal standards using VREF (see
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PDF描述 |
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