参数资料
| 型号： | XC3S2000-4FGG900I |
| 厂商： | Xilinx Inc |
| 文件页数： | 247/272页 |
| 文件大小： | 0K |
| 描述： | SPARTAN-3A FPGA 2M STD 900-FBGA |
| 产品培训模块： | Extended Spartan 3A FPGA Family |
| 标准包装： | 27 |
| 系列： | Spartan®-3 |
| LAB/CLB数： | 5120 |
| 逻辑元件/单元数： | 46080 |
| RAM 位总计： | 737280 |
| 输入/输出数： | 565 |
| 门数： | 2000000 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 900-BBGA |
| 供应商设备封装： | 900-FBGA |
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Spartan-3 FPGA Family: DC and Switching Characteristics
DS099 (v3.1) June 27, 2013
Product Specification
76
Table 46: Timing for the IOB Three-State Path
Symbol
Description
Conditions
Device
Speed Grade
Units
-5
-4
Max(3)
Synchronous Output Enable/Disable Times
TIOCKHZ
Time from the active transition at the
OTCLK input of the Three-state Flip-Flop
(TFF) to when the Output pin enters the
high-impedance state
LVCMOS25, 12 mA
output drive, Fast slew
rate
All
0.74
0.85
ns
TIOCKON(2)
Time from the active transition at TFF’s
OTCLK input to when the Output pin drives
valid data
All
0.72
0.82
ns
Asynchronous Output Enable/Disable Times
TGTS
Time from asserting the Global Three State
(GTS) net to when the Output pin enters the
high-impedance state
LVCMOS25, 12 mA
output drive, Fast slew
rate
XC3S200
XC3S400
7.71
8.87
ns
XC3S50
XC3S1000
XC3S1500
XC3S2000
XC3S4000
XC3S5000
8.38
9.63
ns
Set/Reset Times
TIOSRHZ
Time from asserting TFF’s SR input to when
the Output pin enters a high-impedance
state
LVCMOS25, 12 mA
output drive, Fast slew
rate
All
1.55
1.78
ns
TIOSRON(2)
Time from asserting TFF’s SR input at TFF
to when the Output pin drives valid data
XC3S200
XC3S400
2.24
2.57
ns
XC3S50
XC3S1000
XC3S1500
XC3S2000
XC3S4000
XC3S5000
2.91
3.34
ns
Notes:
1.
The numbers in this table are tested using the methodology presented in Table 48 and are based on the operating conditions set forth in
2.
This time requires adjustment whenever a signal standard other than LVCMOS25 with 12 mA drive and Fast slew rate is assigned to the data
Output. When this is true, add the appropriate Output adjustment from Table 47.
3.
For minimums, use the values reported by the Xilinx timing analyzer.
Table 47: Output Timing Adjustments for IOB
Convert Output Time from LVCMOS25 with 12mA Drive and Fast Slew Rate to the
Following Signal Standard (IOSTANDARD)
Add the Adjustment Below
Units
Speed Grade
-5
-4
Single-Ended Standards
GTL
00.02
ns
GTL_DCI
0.13
0.15
ns
GTLP
0.03
0.04
ns
GTLP_DCI
0.23
0.27
ns
HSLVDCI_15
1.51
1.74
ns
HSLVDCI_18
0.81
0.94
ns
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PDF描述 |
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| RSC36DTES | CONN EDGECARD 72POS .100 EYELET |
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参数描述 |
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| XC3S2000-4PQG208C | 制造商:XILINX 制造商全称:XILINX 功能描述:Spartan-3 FPGA Family: Complete Data Sheet |
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