参数资料
| 型号： | XC3S2000-4FGG900I |
| 厂商： | Xilinx Inc |
| 文件页数： | 57/272页 |
| 文件大小： | 0K |
| 描述： | SPARTAN-3A FPGA 2M STD 900-FBGA |
| 产品培训模块： | Extended Spartan 3A FPGA Family |
| 标准包装： | 27 |
| 系列： | Spartan®-3 |
| LAB/CLB数： | 5120 |
| 逻辑元件/单元数： | 46080 |
| RAM 位总计： | 737280 |
| 输入/输出数： | 565 |
| 门数： | 2000000 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 900-BBGA |
| 供应商设备封装： | 900-FBGA |
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Spartan-3 FPGA Family: Functional Description
DS099 (v3.1) June 27, 2013
Product Specification
15
Differential standards employ a pair of signals, one the opposite polarity of the other. The noise canceling (e.g.,
Common-Mode Rejection) properties of these standards permit exceptionally high data transfer rates. This section
introduces the differential signaling capabilities of Spartan-3 devices.
Each device-package combination designates specific I/O pairs that are specially optimized to support differential
standards. A unique “L-number”, part of the pin name, identifies the line-pairs associated with each bank (see Figure 40,
page 112). For each pair, the letters ‘P’ and ‘N’ designate the true and inverted lines, respectively. For example, the pin
names IO_L43P_7 and IO_L43N_7 indicate the true and inverted lines comprising the line pair L43 on Bank 7. The VCCO
lines provide current to the outputs. The VCCAUX lines supply power to the differential inputs, making them independent of
the VCCO voltage for an I/O bank. The VREF lines are not used. Select the VCCO level to suit the desired differential standard
according to Table 9.
Table 8: Single-Ended I/O Standards
Signal Standard
(IOSTANDARD)
VCCO (Volts)
VREF for Inputs
(Volts)(1)
Board Termination
Voltage (VTT) in Volts
For Outputs
For Inputs
GTL
Note 2
0.8
1.2
GTLP
Note 2
11.5
HSTL_I
1.5
–
0.75
HSTL_III
1.5
–0.9
1.5
HSTL_I_18
1.8
–0.9
0.9
HSTL_II_18
1.8
–0.9
0.9
HSTL_III_18
1.8
–1.1
1.8
LVCMOS12
1.2
–
LVCMOS15
1.5
–
LVCMOS18
1.8
–
LVCMOS25
2.5
–
LVCMOS33
3.3
–
LVTTL
3.3
–
PCI33_3
3.0
–
SSTL18_I
1.8
–0.9
0.9
SSTL18_II
1.8
–0.9
0.9
SSTL2_I
2.5
–
1.25
SSTL2_II
2.5
–
1.25
Notes:
1.
Banks 4 and 5 of any Spartan-3 device in a VQ100 package do not support signal standards using VREF.
2.
The VCCO level used for the GTL and GTLP standards must be no lower than the termination voltage (VTT), nor can it be lower than the
voltage at the I/O pad.
3.
See Table 10 for a listing of the single-ended DCI standards.
相关PDF资料 |
PDF描述 |
|---|---|
| RSC36DTES | CONN EDGECARD 72POS .100 EYELET |
| ACB100DHRN | CONN CARD EXTEND 200POS .050" |
| XC3S2000-5FGG900C | SPARTAN-3A FPGA 2M 900-FBGA |
| ABB100DHRN | CONN CARD EXTEND 200POS .050" |
| ACB100DHRD | CONN CARD EXTEND 200POS .050" |
相关代理商/技术参数 |
参数描述 |
|---|---|
| XC3S2000-4FT256C | 制造商:XILINX 制造商全称:XILINX 功能描述:Spartan-3 FPGA |
| XC3S2000-4FT256I | 制造商:XILINX 制造商全称:XILINX 功能描述:Spartan-3 FPGA |
| XC3S2000-4PQ208C | 制造商:XILINX 制造商全称:XILINX 功能描述:Spartan-3 FPGA |
| XC3S2000-4PQ208I | 制造商:XILINX 制造商全称:XILINX 功能描述:Spartan-3 FPGA |
| XC3S2000-4PQG208C | 制造商:XILINX 制造商全称:XILINX 功能描述:Spartan-3 FPGA Family: Complete Data Sheet |
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