参数资料
| 型号： | XC4028XL-09HQ208C |
| 厂商： | Xilinx Inc |
| 文件页数： | 13/16页 |
| 文件大小： | 0K |
| 描述： | IC FPGA C-TEMP 3.3V 208-HQFP |
| 产品变化通告： | Product Discontinuation 19/Feb/2007 |
| 标准包装： | 1 |
| 系列： | XC4000E/X |
| LAB/CLB数： | 1024 |
| 逻辑元件/单元数： | 2432 |
| RAM 位总计： | 32768 |
| 输入/输出数： | 160 |
| 门数： | 28000 |
| 电源电压： | 3 V ~ 3.6 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 208-BFQFP 裸露焊盘 |
| 供应商设备封装： | 208-PQFP（28x28） |
R
XC4000E and XC4000X Series Field Programmable Gate Arrays
6-78
DS005 (v2.0) March 1, 2013 - Product Specification
Product Obsolete/Under Obsolescence
CLB Single-Port RAM Synchronous (Edge-Triggered) Write Operation Guidelines
Testing of switching parameters is modeled after testing methods specified by MIL-M-38510/605. All devices are 100%
functionally tested. Internal timing parameters are derived from measuring internal test patterns. Listed below are
representative values. For more specific, more precise, and worst-case guaranteed data, use the values reported by the
static timing analyzer (TRCE in the Xilinx Development System) and back-annotated to the simulation netlist. All timing
parameters assume worst-case operating conditions (supply voltage and junction temperature). Values apply to all
XC4000XL devices and are expressed in nanoseconds unless otherwise noted.
Single Port RAM
Speed Grade
-3
-2
-1
-09
-08
Size
Symbol Min
Max
Min
Max
Min
Max
Min Max Min Max
Write Operation
Address write cycle time (clock K period)
16x2
32x1
TWCS
TWCTS
9.0
8.4
7.7
7.4
Clock K pulse width (active edge)
16x2
32x1
TWPS
TWPTS
4.5
4.2
3.9
3.7
Address setup time before clock K
16x2
32x1
TASS
TASTS
2.2
2.0
1.7
1.6
1.7
Address hold time after clock K
16x2
32x1
TAHS
TAHTS
0
DIN setup time before clock K
16x2
32x1
TDSS
TDSTS
2.0
2.5
1.9
2.3
1.7
2.1
1.7
2.1
1.7
2.1
DIN hold time after clock K
16x2
32x1
TDHS
TDHTS
0
WE setup time before clock K
16x2
32x1
TWSS
TWSTS
2.0
1.8
1.7
1.6
1.5
1.6
1.5
1.6
1.5
WE hold time after clock K
16x2
32x1
TWHS
TWHTS
0
Data valid after clock K
16x2
32x1
TWOS
TWOTS
6.8
8.1
6.3
7.5
5.8
6.9
5.8
6.7
5.7
6.7
Read Operation
Address read cycle time
16x2
32x1
TRC
TRCT
4.5
6.5
3.1
5.5
2.6
3.8
2.6
3.8
2.6
3.8
Data Valid after address change (no
Write Enable)
16x2
32x1
TILO
TIHO
1.6
2.7
1.5
2.4
1.3
2.2
1.2
2.0
1.1
1.9
Address setup time before clock K
16x2
32x1
TICK
TIHCK
1.1
2.2
1.0
1.9
0.9
1.7
0.8
1.6
0.8
1.5
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